DE69131527T2

DE69131527T2 - Data transmission system and method

Info

Publication number: DE69131527T2
Application number: DE69131527T
Authority: DE
Inventors: Yukio Hyouga; Katsuyuki Kaneko
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-04-23
Filing date: 1991-04-23
Publication date: 2000-04-27
Anticipated expiration: 2011-04-24
Also published as: KR940009702B1; EP0454064A3; EP0454064B1; KR910018919A; US5388229A; DE69131527D1; EP0454064A2

Description

BACKGROUND OF THE INVENTION FIELD OF INVENTION

Die vorliegende Erfindung betrifft ein Datenübertragungssystem, insbesondere ein Datenübertragungssystem zur Verwendung in einem Computersystem und ähnlichem, und ein Verfahren zum Übertragen von in einem Prozessor erzeugten und in einem Speicher gespeicherten Daten zu einem externen Ziel durch eine Datenübertragungsvorrichtung.The present invention relates to a data transmission system, particularly to a data transmission system for use in a computer system and the like, and a method for transmitting data generated in a processor and stored in a memory to an external destination by a data transmission device.

DESCRIPTION OF THE STATE OF THE ART

Bei einem Datenverarbeitungssystem mit einem Prozessor, einer Speichereinheit und einer Datenübertragungsvorrichtung oder einem Datenübertragungssystem, welche untereinander durch die gleichen Busleitungen verbunden sind, wurden in dem Fall, in welchem Daten durch den Prozessor verarbeitet und erzeugt wurden und durch die Datenübertragungsvorrichtung zu einem externen Teil übertragen wurden, zwei Verfahren im Stand der Technik verwendet.In a data processing system having a processor, a storage unit and a data transmission device or a data transmission system which are connected to each other by the same bus lines, in the case where data was processed and generated by the processor and transmitted to an external part by the data transmission device, two methods have been used in the prior art.

Bei dem ersten Verfahren der Datenübertragung überträgt der Prozessor die Daten aus dem Speicher zu einem in dem Datenverarbeitungssystem vorgesehen Puffer durch Ausführen eines Befehls. Bei dem ersten Verfahren der Datenübertragung wird, da der Prozesor direkt zu dem Datenübertragungsvorgang beiträgt, daher der Datenverarbeitungsvorgang in dem Prozessor während des durch den Prozessor ausgeführten Übertragungsvorganges unterbrochen und führt zu einer Beeinträchtigung der Effizienz der Gesamtheit des Systems.In the first method of data transfer, the processor transfers the data from the memory to a buffer provided in the data processing system by executing an instruction. In the first method of data transfer, since the processor directly contributes to the data transfer process, therefore, the data processing process in the processor is interrupted during the transfer process performed by the processor, leading to deterioration of the efficiency of the entire system.

Als das zweite Verfahren der Datenübertragung werden Daten direkt von der Speichereinheit zu dem Puffer durch die DMA- (Direct Memory Access) Funktion übertragen, welche in der Datenübertragungsvorrichtung vorgesehen ist, wenn ein Befehl von dem Prozessor empfangen wird. Es ist anzumerken, dass DMA die Verwendung besonderer Hardware zur direkten Übertragung von Daten zu oder von dem Speicher zum Minimieren der durch programmgestützte Datenübertragungen bewirkten Unterbrechungen bedeutet.As the second method of data transfer, data is directly transferred from the memory unit to the buffer by the DMA (Direct Memory Access) function provided in the data transfer device when a command is received from the processor. Note that DMA means the use of special hardware to directly transfer data to or from the memory to minimize the interruptions caused by program-based data transfers.

Fig. 1 zeigt einen Aufbau einer konventionellen Datenübertragungsvorrichtung, welche das zweite Datenübertragungsverfahren verwendet. Eine Datenübertragungsvorrichtung 51, gebildet aus einer Parameter-Speichereinheit 52 oder einem Parameter-Speicherabschnitt 52 und einer Adresserzeugungseinheit 53 ist an einen externen Anschluss 2 durch externe Busleitungen 5 zur gemeinsamen Verwendung mit dem Prozessor 3 und der Speichereinheit 4 angeschlossen.Fig. 1 shows a structure of a conventional data transmission device using the second data transmission method. A data transmission device 51 constituted by a parameter storage unit 52 or a parameter storage section 52 and an address generation unit 53 is connected to an external terminal 2 through external bus lines 5 for common use with the processor 3 and the storage unit 4.

Die Wirkungsweise der das zweite Verfahren verwendenden Datenübertragungsvorrichtung wird hier anhand von Fig. 1 beschrieben.The operation of the data transmission device using the second method is described here with reference to Fig. 1.

Zuerst wird eine Mehrzahl unverarbeiteter Daten aus dem Speicher 4 ausgelesen und die ausgelesenen Daten werden durch den Prozessor 3 verarbeitet. Die durch den Prozessor 3 verarbeiteten Daten werden in den Speicher 4 geschrieben.First, a plurality of unprocessed data is read out from the memory 4 and the read out data is processed by the processor 3. The data processed by the processor 3 is written into the memory 4.

Als Nächstes setzt der Prozessor 3 die Parameter-Speichereinheit 52 und sendet einen Datenübertragungs-Anfangsbefehl zu der Datenübertragungsvorrichtung 51 zum Beginnen der Datenübertragung. In der Datenübertragungsvorrichtung 51 wird eine Adresse durch den Adressgenerator 53 unter Verwendung des Speicherwertes der Parameter-Speichereinheit 52 erzeugt, welche durch den Prozessor 3 gesetzt ist. Anschließend erhält die Datenübertragungsvorrichtung 51 Zugriff auf die Speichereinheit 4, so dass die aus der Speichereinheit 4 ausgelesenen Daten durch die Datenübertragungsvorrichtung 51 zu dem externen Ziel 2 übertragen werden.Next, the processor 3 sets the parameter storage unit 52 and sends a data transfer start command to the data transfer device 51 to start data transfer. In the data transfer device 51, an address is generated by the address generator 53 using the storage value of the parameter storage unit 52 set by the processor 3. Then, the data transfer device 51 gains access to the storage unit 4 so that the data read out from the storage unit 4 is transferred to the external destination 2 by the data transfer device 51.

Fig. 2 zeigt ein Timing-Diagramm zum Erläutern der Wirkungsweise der in Fig. 1 gezeigten, konventionellen Datenübertragungsvorrichtung. Es wird angenommen, dass die zu dem externen Ziel 2 zu übertragenden Daten aus drei Daten D 1, D2 und D3 bestehen, welche seriell in dem Speicher 4 angeordnet sind, und die Daten D1, D2 und D3 werden in dieser Reihenfolge übertragen, wobei die Daten D3 vorher in dem Speicher 4 gespeichert werden.Fig. 2 is a timing chart for explaining the operation of the conventional data transmission device shown in Fig. 1. It is assumed that the data to be transmitted to the external destination 2 consists of three data D1, D2 and D3 which are serially arranged in the memory 4, and the data D1, D2 and D3 are transmitted in this order with the data D3 being previously stored in the memory 4.

Wie in Fig. 2 gezeigt, liest der erste Verarbeitungsschritt 1 des Prozessors 3 unverarbeitete (oder noch nicht verarbeitete) Daten d2, die zu verarbeiten sind, aus dem Speicher 4 und in dem Schritt 2 verarbeitet der Prozessor 3 die Daten d2, die darin eingelesen sind und erzeugt die verarbeiteten Daten D2. In dem Schritt 3 schreibt der Prozessor 3 die Daten D2 in den Speicher 4. In den Schritten 4, 5 und 6 werden vergleichbar mit den Schritten 1, 2 und 3 unverarbeitete Daten d 1 in den Prozessor 3 eingelesen, in dem Prozessor 3 verarbeitet, so dass die verarbeiteten Daten D1 durch den Prozessor 3 erzeugt werden, und werden in den Speicher 4 geschrieben. Mit der Beendigung des Vorganges in Schritt 6 setzt der Prozessor 3, da die verarbeiteten Daten D1, D2 und D3, die zu dem externen Ziel 2 zu übertragen sind, in dem Speicher 4 vorgesehen sind, angeordnet in der Reihenfolge von D1, D2 und D3 in Serie, daher den Wert der Datenübertragungsvorrichtung 51 in den Schritten 7 und 8 und nachfolgend überträgt der Prozessor 3 das Datenübertragungs-Anfangssignal in Schritt 9 zu der Datenübertragungsvorrichtung 51.As shown in Fig. 2, the first processing step 1 of the processor 3 reads unprocessed (or not yet processed) data d2 to be processed from the memory 4, and in step 2 the processor 3 processes the data d2 read therein and generates the processed data D2. In step 3 the processor 3 writes the data D2 into the memory 4. In steps 4, 5 and 6, similarly to steps 1, 2 and 3, unprocessed data d1 is read into the processor 3, processed in the processor 3 so that the processed data D1 is generated by the processor 3, and written into the memory 4. With the completion of the process in step 6, since the processed data D1, D2 and D3 to be transmitted to the external destination 2 are provided in the memory 4 arranged in the order of D1, D2 and D3 in series, the processor 3 therefore sets the value of the data transmission device 51 in steps 7 and 8 and subsequently the processor 3 transmits the data transmission start signal to the data transmission device 51 in step 9.

In dem Schritt 10 liest der Prozessor 3 weitere unverarbeitete Daten d4, die darin zu verarbeiten sind, aus dem Speicher 4 und die Datenübertragungsvorrichtung 51 versucht dann, einen Zugriff auf den Speicher 4 zu erhalten, um die zuerst zu übertragenden, verarbeiteten Daten D1 zu lesen. Da jedoch der externe Bus 5 durch den Prozessor 3 verwendet wird, können die in den Speicher 4 geschriebenen Daten D1 nicht durch die Datenübertragungsvorrichtung 51 ausgelesen werden.In step 10, the processor 3 reads further unprocessed data d4 to be processed therein from the memory 4, and the data transmission device 51 then attempts to gain access to the memory 4 to read the processed data D1 to be transmitted first. However, since the external bus 5 is used by the processor 3, the data D1 written in the memory 4 cannot be read out by the data transmission device 51.

In dem Schritt 11 werden die unverarbeiteten Daten d4 durch den Prozessor 3 verarbeitet, um daraus verarbeitete Daten D4 zu erzeugen. Da der Prozessor 3 den externen Bus 5 freigibt, wird es für die Datenübertragungsvorrichtung 51 möglich, Zugriff auf den Speicher 4 zu erhalten, so dass die Daten D1 in die Datenübertragungsvorrichtung 51 eingelesen werden und durch die Datenübertragungsvorrichtung 51 zu dem externen Ziel 2 übertragen werden.In step 11, the raw data d4 is processed by the processor 3 to generate processed data D4 therefrom. Since the processor 3 releases the external bus 5, it becomes possible for the data transmission device 51 to gain access to the memory 4 so that the data D1 is read into the data transmission device 51 and transmitted by the data transmission device 51 to the external destination 2.

In dem Schritt 12 schreibt der Prozessor 3 die erzeugten Daten D4 in den Speicher 4 und nachfolgend versucht die Datenübertragungsvorrichtung 51, Zugriff auf den Speicher 4 zu erhalten und die Daten D2, die als nächstes zu übertragen sind, zu lesen. Da jedoch der externe Bus 5 durch den Prozessor 3 verwendet wird, können die Daten D2 nicht in die Datenübertragungsvorrichtung 51 eingelesen werden.In step 12, the processor 3 writes the generated data D4 into the memory 4, and subsequently the data transfer device 51 attempts to access the memory 4 and read the data D2 to be transferred next. However, since the external bus 5 is used by the processor 3, the data D2 cannot be read into the data transfer device 51.

Die Verarbeitungen in den Schritten 13, 14 und 15 und in den Schritten 16, 17 und 18 sind vergleichbar mit denjenigen in den Schritten 10, 11 und 12. In dem Schritt 14 können die Daten D2 zu dem externen Ziel 2 übertragen werden und in dem Schritt 17 können die Daten D3 zu dem externen Ziel 2 übertragen werden, wodurch die Übertragung der Daten D1, D2 und D3 in Schritt 17 beendet wird.The processing in steps 13, 14 and 15 and in steps 16, 17 and 18 are comparable to those in steps 10, 11 and 12. In step 14, the data D2 can be transmitted to the external destination 2 and in the In step 17, the data D3 can be transferred to the external destination 2, thereby completing the transfer of the data D1, D2 and D3 in step 17.

In solch einem konventionellen Datenverarbeitungssystem wird es jedoch allgemein nur dann, wenn der externe Bus 5 durch den Prozessor 3 freigegeben wird, für die Datenübertragungsvorrichtung möglich, Zugriff auf den Speicher zu erhalten, um Daten zu einem externen Ziel zu übertragen. Wenn der Prozessor den Bus mit einer hohen Frequenz freigibt, mit anderen Worten, wenn die Frequenz der Verwendung des Busses zum Zugriff auf den Speicher gering ist, da die Daten zu dem externen Ziel durch die Datenübertragungsvorrichtung während der Periode der Freigabe des Busses übertragen werden, überlappt daher die Datenübertragungszeit mit der effektiven Zeit des Prozessors, um Zugriff auf den Speicher zu erhalten. Wenn andererseits die Häufigkeit der Verwendung zum Zugriff auf den Speicher durch den Prozessor in solch einem Fall, in welchem eine Operation numerischer Werte ausgeführt wird, so hoch ist, dass der Bus nicht durch den Prozessor freigegeben wird, ist es schwierig, eine Überlappung zwischen der Datenübertragungszeit und der wirksamen Datenverarbeitungszeit zu verhindern.In such a conventional data processing system, however, generally, only when the external bus 5 is released by the processor 3, it becomes possible for the data transfer device to gain access to the memory to transfer data to an external destination. When the processor releases the bus at a high frequency, in other words, when the frequency of using the bus to access the memory is low, since the data is transferred to the external destination by the data transfer device during the period of releasing the bus, therefore, the data transfer time overlaps with the effective time of the processor to gain access to the memory. On the other hand, when the frequency of using to access the memory by the processor in such a case where an operation of numerical values is performed is so high that the bus is not released by the processor, it is difficult to prevent an overlap between the data transfer time and the effective data processing time.

Die EP-A-0 362 425 beinhaltet Verfahren und eine Vorrichtung zum Übertragen von Daten zu und von einem ersten Bus, an welchen ein erster Satz von Hochleistungsvorrichtungen, einschließlich wenigstens einer zentralen Verarbeitungseinheit, angeschlossen ist, und einen zweiten Bus, an welchen ein zweiter Satz Geräte mit relativ niedriger Leistungsfähigkeit angeschlossen ist. Die Übertragungsfunktion wird in einer Weise ausgeführt, dass sie eine Kommunikation zwischen dem ersten und dem zweiten Satz von Vorrichtungen mit der vergleichbar geringeren Leistungsfähigkeit des zweiten Satzes der Vorrichtungen unterstützt. Weiterhin wird eine Eingabe/Ausgabe-Steuerung offenbart, die einen Satz Adress-orientierter E/A- Anschlüsse beinhaltet. Die E/A-Anschlüsse können verwendet werden, um Daten zwischen einem Hochleistungs-"Lokalbus", welcher in einem Computersystem mit verringertem Befehlssatz an die CPU gekoppelt ist, und einem "Remote-Bus" mit geringerer Leistung zu übertragen. Beim Ausführen einer DMA-Übertragung zwischen diesen zwei Bussen wird diese Übertragung durch einen Datenspeicher mit einer Speichergröße eines bestimmten Grades ausgeführt, wobei der Zwischen- Datenspeicher zwischen den zwei Bussen angeordnet ist, welcher die direkte Verbindung zwischen den zwei Bussen verhindert und somit den "lokalen Bus" und den "Remote-Bus" miteinander verbindet und eine Übertragung dazwischen erlaubt. Die Leistungsfähigkeit jedes Hochgeschwindigkeitsprozessors wird von der im Vergleich niedrigeren Leistungsfähigkeit der Peripherie isoliert. Wenn Daten durch DMA zwischen dem "lokalen Bus" und dem "Remote-Bus" übertragen werden, wird die Effizienz der Verwendbarkeit der Hochleistungs-"Lokal-Bus"-Seite infolge der niedrigen Übertragungsgeschwindigkeit auf dem "Remote-Bus" mit niedriger Leistungsfähigkeit unterdrückt.EP-A-0 362 425 includes methods and apparatus for transferring data to and from a first bus to which a first set of high performance devices, including at least one central processing unit, is connected, and a second bus to which a second set of relatively low performance devices is connected. The transfer function is performed in a manner to support communication between the first and second sets of devices with the comparatively lower performance of the second set of devices. Furthermore, an input/output controller is disclosed which includes a set of address-oriented I/O ports. The I/O ports can be used to transfer data between a high performance "local bus" coupled to the CPU in a reduced instruction set computer system and a lower performance "remote bus". When performing a DMA transfer between these two buses, this transfer is carried out through a data memory with a memory size of a certain degree, and the intermediate data memory is arranged between the two buses, which prevents the direct connection between the two buses and thus connects the "local bus" and the "remote bus" and allows transfer between them. The performance of each high-speed processor is isolated from the comparatively lower performance of the peripherals. When data is transferred through DMA between the "local bus" and the "remote bus", the efficiency of using the high-performance "local bus" side is suppressed due to the low transfer speed on the low-performance "remote bus".

Ein Beitrag in COMPUTER DESIGN, Band 24, Nr. 8, Juli 1985, Littleton, Massachusetts, USA, offenbart einen Aufbau eines DMA-Cache für eine UNI-Bus- Adresse, vorgesehen bei einer Busübertragungseinheit zwischen einem PMI-Bus als Hochgeschwindigkeitsspeicherbus und dem UNI-Bus. Die wesentliche Aufgabe dieses Aufbaues ist es, die Geschwindigkeit in der Zugriffszeit zum Ansprechen eines langsamen UNI-Bus von einem Hochgeschwindigkeits-PMI-Bus zu erhöhen. Um diese Aufgabe zu erfüllen, ist ein Cache für die UNI-Bus-Adresse an dem PMI- Bus vorgesehen. Zielmarken-Puffer, welche ebenfalls in diesem bekannten System vorgesehen sind, dienen jeder als Speicherabschnitt für die PMI-Adresse der in dem Datenpuffer des Cache-gespeicherten Daten und der UNI-Bus wird von dem PMI- Bus angesprochen, diese angesprochenen Daten werden mit der in den Zielmarken- Speichern gespeicherten PMI-Adresse verglichen. Somit wird die Effizienz des Hochgeschwindigkeits-PMI-Bus infolge des langsamen UNI-Busses herabgedrückt. Daher hat dieses bekannte System also die gleichen Nachteile wie bereits in Verbindung mit der EP-A1-0 362 425 erläutert.A paper in COMPUTER DESIGN, Volume 24, No. 8, July 1985, Littleton, Massachusetts, USA, discloses a structure of a DMA cache for a UNI bus address provided in a bus transfer unit between a PMI bus as a high speed memory bus and the UNI bus. The main purpose of this structure is to increase the speed in access time for addressing a slow UNI bus from a high speed PMI bus. To accomplish this purpose, a cache for the UNI bus address is provided on the PMI bus. Target buffers, which are also provided in this known system, each serve as a storage section for the PMI address of the data stored in the data buffer of the cache and the UNI bus is addressed by the PMI bus, this addressed data is compared with the PMI address stored in the target buffers. Thus, the efficiency of the high-speed PMI bus is reduced due to the slow UNI bus. Therefore, this known system has the same disadvantages as already explained in connection with EP-A1-0 362 425.

SUMMARY OF THE INVENTION

Daher ist es eine wesentliche Aufgabe der vorliegenden Erfindung, ein Datenübertragungssystem und ein Verfahren zum Übertragen von Daten anzugeben, welche beide eine Datenübertragung mit einer hohen Geschwindigkeit und einer hohen Effizienz erlauben, ohne eine durch einen Prozessor ausgeführte Verarbeitung zu unterbrechen, auch in dem Fall, in welchem der Prozessor einen Bus mit einer niedrigen Frequenz freigibt.Therefore, it is an essential object of the present invention to provide a data transmission system and a method for transmitting data, both of which allow data transmission at a high speed and a high efficiency without interrupting processing performed by a processor, even in the case where the processor releases a bus at a low frequency.

Mit Blick auf das System wird die oben erwähnte Aufgabe gelöst durch die Merkmale des Anspruches 1. Die Unteransprüche 2 bis 7 beinhalten bevorzugte Ausführungsformen der Lösung.With regard to the system, the above-mentioned object is achieved by the features of claim 1. Subclaims 2 to 7 contain preferred embodiments of the solution.

Hinsichtlich des Verfahrens wird die oben erwähnte Aufgabe gelöst durch die Merkmale des Anspruches 8. Bevorzugte Ausführungsformen der Lösung sind in den Unteransprüchen 9 bis 14 enthalten.With regard to the method, the above-mentioned object is achieved by the features of claim 8. Preferred embodiments of the solution are contained in subclaims 9 to 14.

Bei einem Datenverarbeitungssystem der vorliegenden Erfindung ist eine Datenübertragungsvorrichtung an einem gemeinsamen externen Bus an einen externen Speicher zum Speichern von Daten angeschlossen und ist ebenfalls an einen Prozessor zum Verarbeiten der in dem Speicher gespeicherten Daten auf dem gemeinsamen Bus angeschlossen, so dass die Daten entsprechend einem von dem Prozessor zu der Datenübertragungsvorrichtung gesendeten Befehl auf dem Weg der Datenübertragungsvorrichtung zu einem externen Ziel übertragen werden. Die Datenübertragungsvorrichtung beinhaltet: eine Datenleitungsvorrichtung zum Erfassen des Busses; eine Datenspeichervorrichtung zum Speichern der zu dem externen Ziel zu übertragenden Daten; und beinhaltet weiterhin eine Bus- Steuerungseinheit zum Schreiben der aus dem externen Speicher ausgelesenen Daten in die Datenspeichervorrichtung, wobei die Datenleitungsvorrichtung den Bus vor dem Beginn der Datenübertragung erfasst. Wenn die zu übertragenden Daten auf dem Bus erscheinen, wird ein Schreib-Ausführungssignal von der Datenleitungsvorrichtung zu der Bus-Steuerungseinheit übertragen, so dass die Daten auf dem Bus in die Datenspeichervorrichtung geschrieben werden. In dem Zeitabschnitt, in welchem Daten zu dem externen Ziel übertragen werden, werden die Daten in dem Fall, in welchem zu übertragende Daten in der Datenspeichervorrichtung gespeichert sind, von der Datenspeichervorrichtung zu dem externen Ziel übertragen.In a data processing system of the present invention, a data transfer device is connected to an external memory for storing data on a common external bus and is also connected to a processor for processing the data stored in the memory on the common bus so that the data is transferred to an external destination along the path of the data transfer device in accordance with a command sent from the processor to the data transfer device. The data transfer device includes: a data line device for detecting the bus; a data storage device for storing the data to be transferred to the external destination; and further includes a bus control unit for writing the data read out from the external memory into the data storage device, the data line device detecting the bus before starting the data transfer. When the data to be transferred appears on the bus, a write execution signal is transmitted from the data line device to the bus control unit so that the data on the bus is written into the data storage device. In the period in which data is transferred to the external destination, in the case where data to be transferred is stored in the data storage device, the data is transferred from the data storage device to the external destination.

Gemäß einem Merkmal der Datenübertragungsvorrichtung der vorliegenden Erfindung werden die auf den Bus zu übertragenden Daten durch die Bus-Steuerungseinheit geholt und vorab in der Datenspeichervorrichtung in der Datenübertragungsvorrichtung vor dem Beginn der Datenübertragung gespeichert, und wenn die Datenübertragung beginnt, werden die in der Datenspeichervorrichtung gespeicherten Daten zu einem externen Ziel übertragen. Da die vorher in der Datenspeichervorrichtung gespeicherten Daten geholt werden können, ohne den externen Speicher durch den Bus anzusprechen, kann daher eine hohe Datenübertragungsfähigkeit erhalten werden, auch in dem Fall, in welchem der Datenübertragungsvorrichtung gestattet wird, den Bus mit einer geringen Häufigkeit zu verwenden.According to a feature of the data transmission device of the present invention, the data to be transmitted on the bus is fetched by the bus control unit and stored in advance in the data storage device in the data transmission device before the start of the data transmission, and when the data transmission starts, the data stored in the data storage device is transferred to an external destination. Therefore, since the data previously stored in the data storage device can be fetched without accessing the external memory through the bus, a high data transmission capability can be obtained even in the case where the data transmission device is allowed to use the bus with a low frequency.

Die Merkmale der vorliegenden Erfindung, welche als neuartig betrachtet wird, sind insbesondere in den beigefügten Ansprüchen dargelegt. Die vorliegende Erfindung kann zusammen mit weiteren Aufgaben und Vorteilen davon am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstanden werden.The features of the present invention which are believed to be novel are set forth with particularity in the appended claims. The present invention, together with further objects and advantages thereof, may best be understood from the following detailed description taken in conjunction with the accompanying drawings.

BRIEF DESCRIPTION OF THE DRAWINGS

Fig. 1 ist ein Blockschaltbild, welches einen Aufbau einer konventionellen Datenübertragungsvorrichtung zeigt;Fig. 1 is a block diagram showing a structure of a conventional data transmission apparatus;

Fig. 2 ist ein Zeitdiagramm zum Erläutern der Wirkungsweise der in Fig. 1 gezeigten, konventionellen Datenübertragungsvorrichtung;Fig. 2 is a timing chart for explaining the operation of the conventional data transmission apparatus shown in Fig. 1;

Fig. 3 ist ein Blockschaltbild, welches den Aufbau einer ersten Ausführungsform einer erfindungsgemäßen Datenübertragungsvorrichtung zeigt;Fig. 3 is a block diagram showing the structure of a first embodiment of a data transmission device according to the invention;

Fig. 4(a) und 4(b) sind vereinfachte Darstelluneng, die jeweils einen Übertragungsbereich in dem Speicher 4 entsprechend der ersten und dritten Ausführungsform der vorliegenden Erfindung zeigen;Figs. 4(a) and 4(b) are simplified diagrams each showing a transfer area in the memory 4 according to the first and third embodiments of the present invention;

Fig. 5 ist ein Zeitdiagramm zum Erläutern der Wirkungsweise der erfindungsgemäßen Datenübertragungsvorrichtung;Fig. 5 is a timing chart for explaining the operation of the data transmission device according to the invention;

Fig. 6 ist ein Blockschaltbild, welches einen Aufbau einer zweiten Ausführungsform einer erfindungsgemäßen Datenübertragungsvorrichtung zeigt;Fig. 6 is a block diagram showing a structure of a second embodiment of a data transmission device according to the present invention;

Fig. 7 ist eine vereinfachte Darstellung, welche einen Übertragungsbereich in dem Speicher 4 entsprechend der zweiten Ausführungsform der vorliegenden Erfindung zeigt; undFig. 7 is a simplified diagram showing a transfer area in the memory 4 according to the second embodiment of the present invention; and

Fig. 8 ist ein Blockschaltbild, welches einen Aufbau einer dritten Ausführungsform einer erfindungsgemäßen Datenübertragungsvorrichtung zeigt.Fig. 8 is a block diagram showing a structure of a third embodiment of a data transmission device according to the invention.

DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT EMBODIMENT 1

Fig. 3 zeigt einen Aufbau einer ersten bevorzugten Ausführungsform einer erfindungsgemäßen Datenübertragungsvorrichtung.Fig. 3 shows a structure of a first preferred embodiment of a data transmission device according to the invention.

Wie in Fig. 3 gezeigt, sind eine Datenübertragungsvorrichtung 1 mit einem daran angeschlossenen externen Ziel 2, ein Prozessor 3 und ein externer Speicher 4 parallel über einen gemeinsamen externen Bus 5 aus einer Adresssignalleitung 5a und einer Datensignalleitung 5b angeschlossen.As shown in Fig. 3, a data transmission device 1 with an external destination 2 connected thereto, a processor 3 and an external memory 4 are connected in parallel via a common external bus 5 consisting of an address signal line 5a and a data signal line 5b.

Die Datenübertragungsvorrichtung 1 besteht aus einer Datenleitungsvorrichtung 6, einer Datenspeichervorrichtung 10 und einer Bus-Steuerungseinheit 11. Die Datenleitungsvorrichtung 6 erkennt auf dem externen Bus 5, ob zu dem externen Ziel 2 zu übertragende Daten auf dem Bus 5 in der Periode, bevor die Datenübertragung beginnt, auftreten oder nicht, und das Erzeugen einer Adresse der in dem externen Speicher 4 zugeordneten, zu übertragenden Daten unter Verwendung eines in der Datenleitungsvorrichtung 6 gespeicherten Parameters, wenn die Daten zu dem externen Ziel übertragen werden. Die Datenspeichervorrichtung 10 ist zum Speichern der Adresse der in dem externen Speicher 4 zugeordneten, zu übertragenden Daten vorgesehen, dem Wert der zu übertragenden Daten und Speichern des Gültigkeitsbits, welches die Gültigkeit der Daten in dem Zeitabschnitt vor dem Beginn der Übertragung darstellt. Die Bus-Steuerungseinheit 1 l ist vorgesehen zum Schreiben der auf dem Bus 5 auftretenden Daten in die Datenspeichervorrichtung 10 und zum Zugreifen auf den externen Speicher 4 zum Erhalten eines Datenwertes entsprechend der durch die Datenleitungsvorrichtung 6 in dem Zeitabschnitt vor dem Beginn der Datenübertragung erzeugten Adresse.The data transmission device 1 is composed of a data line device 6, a data storage device 10 and a bus control unit 11. The data line device 6 detects on the external bus 5 whether or not data to be transmitted to the external destination 2 occurs on the bus 5 in the period before the data transmission starts, and generating an address of the data to be transmitted allocated in the external memory 4 using a parameter stored in the data line device 6 when the data is transmitted to the external destination. The data storage device 10 is provided for storing the address of the data to be transmitted allocated in the external memory 4, the value of the data to be transmitted and storing the validity bit representing the validity of the data in the period before the transmission starts. The bus control unit 11 is provided for writing the data appearing on the bus 5 into the data storage device 10 and for accessing the external memory 4 to obtain a data value corresponding to the address generated by the data line device 6 in the period of time before the start of the data transmission.

Das Ausgangssignal der an die Adresssignalleitung 5a angeschlossenen Datenleitungsvorrichtung 6 wird an die Bus-Steuerungseinheit 11 angelegt. Die Bus- Steuerungseinheit 11, welche an die Adress- und Daten-Signalleitungen 5a und 5b angeschlossen ist, ist direkt an die Datenspeichervorrichtung 10 angeschlossen und ist direkt an das externe Ziel 2 angeschlossen. Die Datenspeichervorrichtung 10 ist ebenfalls an das externe Ziel 2 angeschlossen.The output signal of the data line device 6 connected to the address signal line 5a is applied to the bus control unit 11. The bus control unit 11, which is connected to the address and data signal lines 5a and 5b, is directly connected to the data storage device 10 and is directly connected to the external destination 2. The data storage device 10 is also connected to the external destination 2.

Die Datenleitungsvorrichtung 6 besteht aus einer Parameter-Speichersektion 7 zum Speichern des Bereiches der zu übertragenden Daten, einem Adressvergleicherabschnitt 8 zum Vergleichen der Ausgangswerte des Parameter-Speicherabschnittes mit dem Wert von Daten auf der Adress-Signalleitung 5a und Beurteilen, ob die Daten auf dem externen Bus 5 zu übertragen sind oder nicht, und einem Adressgenerator 9 zum Erzeugen einer Adresse eines zu übertragenden Datenwertes, der einem externen Speicher 4 abhängig von dem Ausgangswert des Parameter- Speicherabschnittes 7 zugeordnet ist.The data line device 6 is composed of a parameter storage section 7 for storing the range of data to be transmitted, an address comparator section 8 for comparing the output values of the parameter storage section with the value of data on the address signal line 5a and judging whether the data is to be transmitted on the external bus 5 or not, and an address generator 9 for generating an address of a data value to be transmitted which is allocated to an external memory 4 depending on the output value of the parameter storage section 7.

Der Parameter-Speicherabschnitt 7 ist aus zwei oberen und unteren Begrenzungsregistern 7a und 7b zum Speichern der oberen und unteren Begrenzungswerte der Adresse der zu übertragenden Daten gebildet, welche dem externen Speicher 4 zugeordnet sind.The parameter storage section 7 is formed of two upper and lower limit registers 7a and 7b for storing the upper and lower limit values of the address of the data to be transferred, which are assigned to the external memory 4.

Der Adressvergleicher-Abschnitt 8 ist aufgebaut aus zwei Komparatoren 8a und 8b, welche den Ausgangswert des oberen Begrenzungsregisters 7a mit dem Wert der Daten auf der Adresssignalleitung 5a vergleichen und den Ausgangswert des unteren Begrenzungsregisters 7b mit dem Wert der Daten auf der Adresssignalleitung 5a vergleichen, und aus einer AND-Schaltung 8c aufgebaut, an welche die Ausgangssignale der Komparatoren 8a und 8b angelegt werden.The address comparator section 8 is composed of two comparators 8a and 8b, which compare the output value of the upper limit register 7a with the value of the data on the address signal line 5a and compare the output value of the lower limit register 7b with the value of the data on the address signal line 5a, and an AND circuit 8c to which the output signals of the comparators 8a and 8b are applied.

Die Datenspeichervorrichtung 10 besteht aus einer Adressspeichersektion 10a zum Speichern der Adresse der zu übertragenden Daten, welche in dem externen Speicher 4 zugeordnet sind, einem Datenspeicherabschnitt 10c zum Speichern des Wertes der zu übertragenden Daten und einem Gültigkeitsbit-Abschnitt 10b zum Speichern eines die Gültigkeit der Daten darstellenden Gültigkeitsbits.The data storage device 10 consists of an address storage section 10a for storing the address of the data to be transmitted which is allocated in the external memory 4, a data storage section 10c for storing the value of the data to be transmitted and a validity bit section 10b for storing a validity bit representing the validity of the data.

Als ein Beispiel einer solchen Datenspeichervorrichtung 10 wird ein assoziativer Speicher (oder inhaltsadressierter Speicher) verwendet, wie in einer Direktzuordnungs-Kassiervorrichtung (direct map typed cash device). Dabei ist, bezogen auf eine durch einen unteren Wert der Adresse zugeordnete Adressnummer der obere Wert der Adresse in dem Adressspeicherabschnitt 10a gespeichert und der Wert der zu übertragenden Daten ist in der Datenspeichersektion 10c gespeichert und das der entsprechenden Adresse zugeordnete Gültigkeitsbit in dem Gültigkeitsbit 10b stellt die Gültigkeit der Daten dar. Die Beurteilung, ob die durch den Adressgenerator 9 erzeugte Adresse, die in der Adressspeichersektion 10a gespeichert ist oder nicht, wird in solch einer Weise ausgeführt, dass unter Verwendung des Wertes vor der durch den Adressgenerator 9 als eine Adresse erzeugten Adresse der Wert der aus dem Adressspeicherabschnitt 10a ausgelesenen Daten mit dem Wert nach der durch den Adressgenerator 9 erzeugten Adresse verglichen wird, und wenn beide Werte gleich sind wird erkannt, dass die durch den Adressgenerator 9 erzeugte Adresse in dem Adressspeicherabschnitt 10a vorhanden ist.As an example of such a data storage device 10, an associative memory (or content addressed memory) is used, as in a direct map typed cash device. Here, with respect to an address number assigned by a lower value of the address, the upper value of the address is stored in the address storage section 10a and the value of the data to be transmitted is stored in the data storage section 10c, and the validity bit assigned to the corresponding address in the validity bit 10b represents the validity of the data. The judgment as to whether the address generated by the address generator 9 is stored in the address storage section 10a or not is carried out in such a manner that, using the value before the address generated by the address generator 9 as an address, the value of the data read out from the address storage section 10a is compared with the value after the address generated by the address generator 9, and if both values are equal, it is recognized that the address generated by the address generator 9 is present in the address storage section 10a.

Fig. 4(a) zeigt eine Beziehung zwischen den Bereichen der zu übertragenden Daten, die in dem externen Speicher 4 belegt sind, und den Bereichen der in der Speichervorrichtung 10 gespeicherten Daten. In dieser bevorzugten Ausführungsform werden, wenn zwei oder mehr zu übertragende Datenwerte einer Adresse der Datenspeichervorrichtung 10 zugeordnet sind, die später zu speichernden Daten als gültig betrachtet und überschreiben die vorher in der Adresse der Datenspeichervorrichtung 10 gespeicherten Daten. Daher ist es für die Kapazität der Datenspeichervorrichtung 10 nicht erforderlich, die Kapazität entsprechend des die zu übertragenden Daten speichernden Speicherbereiches in dem externen Speicher 4 sicherzustellen, und es ist ausreichend, einen Bereich von Bereichen des externen Speichers 4 in der Datenspeichervorrichtung 10 sicherzustellen.Fig. 4(a) shows a relationship between the areas of the data to be transferred that are occupied in the external memory 4 and the areas of the data stored in the storage device 10. In this preferred embodiment, when two or more data to be transferred are assigned to one address of the data storage device 10, the data to be stored later is considered valid and overwrites the data previously stored in the address of the data storage device 10. Therefore, it is not necessary for the capacity of the data storage device 10 to be the capacity corresponding to the storage area in the external memory 4 storing the data to be transferred. and it is sufficient to ensure a range of areas of the external memory 4 in the data storage device 10.

In der Datenübertragungsvorrichtung 1 beurteilt die Datenleitungsvorrichtung 6, bevor die Datenübertragung beginnt, den externen Bus 5 und der darin vorgesehene Adresskomparatorabschnitt 8 vergleicht den Wert der Daten auf der Adress- Signalleitung 5a mit dem Ausgangswert des Parameter-Speicherabschnittes 7. Als das Ergebnis des Vergleiches, wenn erkannt wird, dass beide Werte gleich sind, mit anderen Worten, dass die zu übertragenden Daten auf dem externen Bus 5 erscheinen, überträgt der Adresskomparatorabschnitt 8 ein Schreib-Ausführungssignal zu der Bus-Steuerungseinheit 11, so dass die Bus-Steuerungseinheit 11 die auf dem externen Bus auftretenden Daten in den Datenspeicherabschnitt 10c zusammen mit deren Gültigkeitsbit in den Gültigkeitsbitabschnitt 10b in der Datenspeichervorrichtung 10 schreibt. In dem Zeitabschnitt der Datenübertragung werden, wenn beurteilt wird, dass die der durch den Adressgenerator 9 erzeugten Adresse zugeordneten Daten in der Datenspeichervorrichtung 10 vorhanden sind, die Daten entsprechend der Adresse zu dem externen Ziel 2 durch den Datenspeicherabschnitt 10c übertragen und wenn andererseits erkannt wird, dass die der durch den Adressgenerator 9 erzeugten Adresse zugeordneten Daten in der Datenspeichervorrichtung 10 nicht vorhanden sind, erhält die Bus-Steuerungseinheit 11 Zugriff auf den externen Speicher 4 zum Erhalten der Daten, welche der durch den Adressgenerator 9 erzeugten Adresse entsprechen, so dass die von dem externen Speicher 4 erhaltenen Daten durch die Bus-Steuerungseinheit 11 zu dem externen Ziel 2 übertragen werden.In the data transmission device 1, before the data transmission starts, the data line device 6 judges the external bus 5, and the address comparator section 8 provided therein compares the value of the data on the address signal line 5a with the output value of the parameter storage section 7. As the result of the comparison, when it is recognized that both values are equal, in other words, that the data to be transmitted appears on the external bus 5, the address comparator section 8 transmits a write execution signal to the bus control unit 11 so that the bus control unit 11 writes the data appearing on the external bus into the data storage section 10c together with its validity bit into the validity bit section 10b in the data storage device 10. In the data transfer period, when it is judged that the data associated with the address generated by the address generator 9 is present in the data storage device 10, the data corresponding to the address is transferred to the external destination 2 through the data storage section 10c, and on the other hand, when it is judged that the data associated with the address generated by the address generator 9 is not present in the data storage device 10, the bus control unit 11 accesses the external memory 4 to obtain the data corresponding to the address generated by the address generator 9, so that the data obtained from the external memory 4 is transferred to the external destination 2 through the bus control unit 11.

Fig. 5 zeigt ein Zeitdiagramm zum Erläutern der Wirkungsweise der ersten Ausführungsform der in Fig. 3 gezeigten Datenübertragungsvorrichtung. Es wird angenommen, dass die zu dem externen Ziel 2 zu übertragenden Daten D1, D2 und D3 sind, welche seriell in dem externen Speicher 4 zugeordnet sind und in der Reihenfolge von D1, D2 und D3 übertragen werden, wobei die dritten Daten D3 vorher in dem Speicher 4 gespeichert wurden.Fig. 5 is a timing chart for explaining the operation of the first embodiment of the data transmission apparatus shown in Fig. 3. It is assumed that the data to be transmitted to the external destination 2 are D1, D2 and D3, which are serially allocated in the external memory 4 and are transmitted in the order of D1, D2 and D3, with the third data D3 having been previously stored in the memory 4.

In den Schritten 1 und 2 setzt der Prozessor 3 die Datenübertragungsvorrichtung 1 zur Initialisierung. Detaillierter setzt der Prozessor 3 das obere Begrenzungsregister 7a mit dem oberen Begrenzungswert der Adresse der zu übertragenden Daten (d. h. der Adresse der Daten D3) und setzt das untere Begrenzungsregister 7b mit dem unteren Begrenzungswert der Adresse der zu übertragenden Daten (d. h., der Adresse der Daten D1), und dann wird das in dem Gültigkeitsbitabschnitt 10b in der Datenspeichervorrichtung 10 gespeicherte Gültigkeitsbit gelöscht, so dass der Vergleich zwischen den Ausgangswerten des Parameter-Speicherabschnittes 7 und dem Wert der Daten auf der Adress-Signalleitung 5a bei dem Adresskomparatorabschnitt 8 in der Datenleitungsvorrichtung 6 beginnt.In steps 1 and 2, the processor 3 sets the data transmission device 1 for initialization. In more detail, the processor 3 sets the upper limit register 7a with the upper limit value of the address of the data to be transmitted (ie, the address of the data D3) and sets the lower limit register 7b with the lower limit value of the address of the data to be transmitted (ie, the address of the data D1), and then the value set in the valid bit section 10b in the data storage device 10 is erased, so that the comparison between the output values of the parameter storage section 7 and the value of the data on the address signal line 5a at the address comparator section 8 in the data line device 6 begins.

In Schritt 3 liest der Prozessor 3 einen zu verarbeitenden Datenwert d2 aus dem externen Speicher 4 und in Schritt 4 verarbeitet der Prozessor 3 die Daten d2 anschließend, um die Daten D2 zu erzeugen. In dem Schritt S schreibt der Prozessor 3 die verarbeiteten Daten D2 in den externen Speicher 4. In diesem Vorgang der Datenübertragungsvorrichtung 1 vergleichtderAdresskomparatorabschnitt Beinen Wert der Daten auf der Adresssignalleitung 5a mit den Ausgangswerten des Parameter-Speicherabschnittes 7. Wenn erkannt wird, dass die Daten D2 zu übertragen sind, überträgt die Datenleitungsvorrichtung 6 ein Schreibausführungssignal zu der Bus-Steuerungseinheit 11. In Schritt S schreibt die Bus-Steuerungseinheit 11 als Reaktion auf den Empfang des von der Datenleitungsvorrichtung 6 übertragenen Schreibausführungssignals den Wert der Daten auf der Datensignalleitung 5b in die durch den Wert vor der in den verarbeiteten Daten D2 bezeichneten Adresse in dem Datenspeicherabschnitt 10c der Datenspeichervorrichtung 10 und die Bus-Steuerungseinheit 11 schreibt ebenfalls einen Wert nach der Adresse der Daten D2 in den Adressspeicherabschnitt 10a, und das die Gültigkeit der Daten D2 darstellende Gültigkeitsbit wird in den Gültigkeitsbitabschnitt 10b geschrieben. Die Vorgänge in den Schritten 6, 7 und 8 sind zum Verarbeiten der Daten d1 zum Erzeugen der Daten D1 vergleichbar mit denjenigen in den Schritten 3, 4 und 5 und die zu übertragenden Daten D1 werden in der Datenspeichervorrichtung 10 gespeichert und der durch den Wert vor der Adresse der Daten D 1 in dem Datenspeicherabschnitt 10c bezeichneten Adresse zugeordnet, und ein Wert nach der Adresse der Daten D1 wird in den Adressspeicherabschnitt 10a geschrieben und das die Gültigkeit der Daten D1 darstellende Gültigkeitsbit wird in den Gültigkeitsbitabschnitt 10b geschrieben.In step 3, the processor 3 reads a data value d2 to be processed from the external memory 4 and in step 4, the processor 3 subsequently processes the data d2 to generate the data D2. In step S, the processor 3 writes the processed data D2 into the external memory 4. In this operation of the data transmission device 1, the address comparator section B compares the value of the data on the address signal line 5a with the output values of the parameter storage section 7. When it is detected that the data D2 is to be transmitted, the data line device 6 transmits a write execution signal to the bus control unit 11. In step S, in response to receiving the write execution signal transmitted from the data line device 6, the bus control unit 11 writes the value of the data on the data signal line 5b into the address designated by the value before the processed data D2 in the data storage section 10c of the data storage device 10, and the bus control unit 11 also writes a value after the address of the data D2 into the address storage section 10a, and the validity of the data D2 is written in the valid bit section 10b. The operations in steps 6, 7 and 8 are similar to those in steps 3, 4 and 5 for processing the data d1 to generate the data D1, and the data D1 to be transmitted is stored in the data storage device 10 and assigned to the address designated by the value before the address of the data D1 in the data storage section 10c, and a value after the address of the data D1 is written in the address storage section 10a and the validity bit representing the validity of the data D1 is written in the valid bit section 10b.

Da die zu übertragenden Daten D1, D2 und D3 in dem externen Speicher 4 gespeichert wurden, sendet der Prozessor 3 in dem Schritt 9 ein Datenübertragungs- Anfangssignal zu der Datenübertragungsvorrichtung 1, so dass die Datenübertragungsvorrichtung 1 den Datenübertragungsvorgang beginnt. Noch detaillierter beginnt der Adressgenerator 9 mit der Erzeugung der Adresse in dem Bereich von dem in dem unteren Begrenzungsregister 7b eingetragenen Wert zu dem in dem oberen Begrenzungsregister 7a eingetragenen Wert. Wenn dort eine Adresse entsprechend dem Bereich der durch den Adressgenerator 9 erzeugten Adressen in dem Adress-Speicherabschnitt 10a gespeichert ist, mit dem die Gültigkeit der Daten anzeigenden Gültigkeitsbit in dem Gültigkeitsbitabschnitt 10b, werden die Daten zu dem externen Ziel 2 durch den Datenspeicherabschnitt 10c übertragen.Since the data D1, D2 and D3 to be transferred have been stored in the external memory 4, the processor 3 sends a data transfer start signal to the data transfer device 1 in step 9, so that the data transfer device 1 starts the data transfer process. In more detail, the address generator 9 starts generating the address in the range from the value entered in the lower limit register 7b to the value entered in the upper limit register 7a. If there is an address corresponding to the range of addresses generated by the address generator 9 is stored in the address storage section 10a, with the validity bit indicating the validity of the data in the validity bit section 10b, the data is transferred to the external destination 2 through the data storage section 10c.

Wenn die Adresse entsprechend dem Bereich der durch den Adressgenerator 9 erzeugten Adressen nicht in dem Adress-Speicherabschnitt 10a gespeichert ist, greift die Bus-Steuerungseinheit 11 auf den externen Speicher 4 zu, um Daten entsprechend der durch den Adressgenerator 9 erzeugten Adresse zu erhalten, und die aus dem Speicher 4 geholten, erhaltenen Daten werden durch die Bus-Steuerungseinheit 11 zu dem externen Ziel 2 übertragen.When the address corresponding to the range of addresses generated by the address generator 9 is not stored in the address storage section 10a, the bus control unit 11 accesses the external memory 4 to obtain data corresponding to the address generated by the address generator 9, and the obtained data fetched from the memory 4 is transmitted to the external destination 2 by the bus control unit 11.

In dem Schritt 10 werden neue zu verarbeitende Daten d4 aus dem externen Speicher 4 in den Prozessor 3 geholt. Da die Adresse der Daten D1 durch den Adressgenerator 9 erzeugt wird, wie sie in dem Schritt 8 in den Adress-Speicherabschnitt 10a geschrieben wurde, und da das die Gültigkeit der Daten D1 darstellende Gültigkeitsbit in dem Gültigkeitsbitabschnitt 10b gespeichert ist, werden die in der Datenspeichervorrichtung 10 gespeicherten Daten, während sie in der Datenübertragungsvorrichtung 1 sind, durch den Datenspeicherabschnitt 10c zu dem externen Ziel 2 übertragen.In the step 10, new data d4 to be processed is fetched from the external memory 4 into the processor 3. Since the address of the data D1 is generated by the address generator 9 as written in the address storage section 10a in the step 8, and since the validity bit representing the validity of the data D1 is stored in the validity bit section 10b, the data stored in the data storage device 10, while in the data transmission device 1, is transferred to the external destination 2 through the data storage section 10c.

In dem Schritt 11 verarbeitet der Prozessor 3 die aus dem Speicher 4 ausgelesenen Daten d4 und erzeugt verarbeitete Daten D4. Während sie in der Datenübertragungsvorrichtung 1 sind, wird die Adresse der Daten D2 durch den Adressgenerator 9 erzeugt. Da die Adresse der Daten D2 vorher in den Adress-Speicherabschnitt 10a in dem Schritt S geschrieben wurde und das die Gültigkeit der Daten D2 darstellende Gültigkeitsbit in dem Gültigkeitsbitabschnitt 10b vorhanden ist, werden die in der Datenspeichervorrichtung 10 gespeicherten Daten D2 durch den Datenspeicherabschnitt 10c zu dem externen Ziel 2 übertragen.In the step 11, the processor 3 processes the data d4 read out from the memory 4 and generates processed data D4. While in the data transfer device 1, the address of the data D2 is generated by the address generator 9. Since the address of the data D2 was previously written in the address storage section 10a in the step 5 and the validity bit representing the validity of the data D2 is present in the validity bit section 10b, the data D2 stored in the data storage device 10 is transferred to the external destination 2 through the data storage section 10c.

In dem Schritt 12 schreibt der Prozessor 3 die verarbeiteten Daten D4 in den externen Speicher 4 und die Adresse der Daten D3 wird durch den Adressgenerator 9 in der Datenübertragungsvorrichtung 1 erzeugt. Da die Adresse der Daten D3 jedoch nicht in dem Adress-Speicherabschnitt 10a gespeichert ist, versucht die Bus- Steuerungseinheit 11, einen Zugriff auf den Speicher 4 zum Erhalten der Daten D3 zu erhalten. Da aber der externe Bus 5 für den Prozessor 3 zum Schreiben der Daten D4 in den Speicher 4 verwendet wird, kann die Bus-Steuerungseinheit 11 keinen Zugriff auf den Speicher 4 zum Holen der zu übertragenden Daten D3 erhalten.In the step 12, the processor 3 writes the processed data D4 into the external memory 4, and the address of the data D3 is generated by the address generator 9 in the data transmission device 1. However, since the address of the data D3 is not stored in the address storage section 10a, the bus control unit 11 tries to gain access to the memory 4 to obtain the data D3. However, since the external bus 5 is used for the processor 3 to write the data D4 into the memory 4, the bus control unit 11 cannot gain access to the memory 4 to fetch the data D3 to be transmitted.

In dem Schritt 13 liest der Prozessor 3 zu verarbeitende neue Daten D5 aus dem Speicher 4 und die Bus-Steuerungseinheit 11 versucht einen Zugriff auf den Speicher 4 abhängig von der Adresse der Daten D3 zu erhalten. Da aber der externe Bus 5 für den Prozessor 3 zum Schreiben der Daten D5 in den Speicher 4 verwendet wird, kann der Zugriff auf den Speicher 4 zum Erhalten der Daten D3 nicht ausgeführt werden.In the step 13, the processor 3 reads new data D5 to be processed from the memory 4, and the bus control unit 11 attempts to access the memory 4 depending on the address of the data D3. However, since the external bus 5 is used for the processor 3 to write the data D5 into the memory 4, the access to the memory 4 to obtain the data D3 cannot be carried out.

In dem Schritt 14 verarbeitet der Prozessor 3 die unverarbeiteten Daten D5 und erzeugt Daten D5. Da der externe Bus von der Verwendung durch den Prozessor 3 freigegeben wird, kann die Bus-Steuerungseinheit 11 in der Datenübertragungsvorrichtung Zugriff auf den Speicher 4 abhängig von der Adresse der Daten D3 erhalten und die aus dem Speicher 4 erhaltenen Daten D3 werden durch die Bus- Steuerungseinheit 11 zu dem externen Ziel 2 übertragen. Auf diese Weise wird in der erfindungsgemäßen Datenübertragungsvorrichtung der Übertragungsvorgang zum Übertragen der Daten D1, D2 und D3 durch Ausführen der Vorgänge in den Schritten 1 bis 14 beendet.In step 14, the processor 3 processes the unprocessed data D5 and generates data D5. Since the external bus is released from use by the processor 3, the bus control unit 11 in the data transmission device can access the memory 4 depending on the address of the data D3, and the data D3 obtained from the memory 4 is transmitted to the external destination 2 by the bus control unit 11. In this way, in the data transmission device according to the invention, the transmission process for transmitting the data D1, D2 and D3 is completed by executing the processes in steps 1 to 14.

Wie oben beschrieben, ist es wie bei der konventionellen Datenübertragungsvorrichtung erforderlich, die Schritte 1 bis 17 zum Übertragen der Daten D1, D2 und D3 zu dem externen Ziel 2 zu übertragen, andererseits kann gemäß der Datenübertragungsvorrichtung der bevorzugten Ausführungsform der Vorgang zum Übertragen der Daten D1, D2 und D3 durch Ausführen der Vorgänge in den Schritten 1 bis 14 beendet werden.As described above, as in the conventional data transmission apparatus, it is necessary to perform steps 1 to 17 for transmitting the data D1, D2 and D3 to the external destination 2, on the other hand, according to the data transmission apparatus of the preferred embodiment, the process for transmitting the data D1, D2 and D3 can be completed by performing the processes in steps 1 to 14.

Gemäß einem Merkmal der ersten bevorzugten Ausführungsform erfasst die Datenübertragungsvorrichtung 1 die Daten auf dem externen Bus 5 und ein Teil der Gesamtheit der Daten, die zu übertragen sind, wird vorab in der Datenübertragungsvorrichtung 1 gespeichert und nur die in dem externen Speicher 4 verbleibenden Daten werden durch Zugreifen auf den externen Speicher 4 erhalten, wobei die erhaltenen Daten bei einer niedrigen Frequenz der Verwendung des externen Busses zu dem externen Ziel 2 übertragen werden können. Weiterhin kann auch in dem Fall, in welchem die Datenübertragungsvorrichtung 1 eine niedrige Frequenz der Nutzung des externen Busses 5 erhält, eine hohe Datenübertragungs-Wirksamkeit erhalten werden. Und da der Prozessor 3 die Verwendung des externen Busses 5 ohne viele Unterbrechungen durch die Datenübertragungsvorrichtung 1 erhält, kann eine Beeinträchtigung der Effizienz des Prozessors 3 infolge von Datenübertragung vermieden werden.According to a feature of the first preferred embodiment, the data transfer device 1 acquires the data on the external bus 5, and a part of the total of the data to be transferred is stored in advance in the data transfer device 1, and only the data remaining in the external memory 4 is obtained by accessing the external memory 4, whereby the obtained data can be transferred to the external destination 2 at a low frequency of using the external bus. Furthermore, even in the case where the data transfer device 1 obtains a low frequency of using the external bus 5, high data transfer efficiency can be obtained. And since the processor 3 obtains the use of the external bus 5 without many interruptions by the data transfer device 1, deterioration of the efficiency of the processor 3 due to data transfer can be avoided.

Da die Datenübertragungsvorrichtung 1 weiterhin mit einer Datenspeichervorrichtung 10 und einem Adressgenerator 9 versehen ist, können die Daten auch, obwohl die zu übertragenden Daten nicht auf dem externen Bus in der zu übertragenden Reihenfolge geholt werden, zu dem externen Ziel 2 in der richtigen Reihenfolge der Daten übertragen werden. Auch in dem Fall, in welchem die Daten über die Kapazität der Datenspeichervorrichtung 10 hinaus übertragen werden, kann durch Vorsehen des Adresspeicherabschnittes 10a in der Datenspeichervorrichtung 10 das Vorhandensein oder Fehlen von zu übertragenden Daten in der Datenübertragungsvorrichtung 1 durch Erfassen der in den Adress-Speicherabschnitt 10a in der Datenspeichervorrichtung 10 geschriebenen Adresse erfasst werden, um dadurch das bei der konventionellen Datenübertragungsvorrichtung dargestellte Problem zu beseitigen.Since the data transmission apparatus 1 is further provided with a data storage device 10 and an address generator 9, even though the data to be transmitted is not fetched on the external bus in the order to be transmitted, the data can be transmitted to the external destination 2 in the correct order of the data. Even in the case where the data is transmitted beyond the capacity of the data storage device 10, by providing the address storage section 10a in the data storage device 10, the presence or absence of data to be transmitted in the data transmission apparatus 1 can be detected by detecting the address written in the address storage section 10a in the data storage device 10, thereby eliminating the problem presented in the conventional data transmission apparatus.

Obwohl der Adressgenerator 9 eine Adresse durch Erhöhen von dem in dem unteren Grenzwertregister 7b gespeicherten unteren Grenzwert zu dem in dem oberen Grenzwertregister 7a gespeicherten oberen Grenzwert um Eins erzeugt, kann im Gegensatz zu diesem Beispiel die Adresse erzeugt werden durch Verringern von dem in dem oberen Grenzwertregister 7a gespeicherten oberen Grenzwert zu dem in dem unteren Grenzwertregister 7b gespeicherten unteren Grenzwert um Eins.Although the address generator 9 generates an address by increasing from the lower limit value stored in the lower limit value register 7b to the upper limit value stored in the upper limit value register 7a by one, in contrast to this example, the address may be generated by decreasing from the upper limit value stored in the upper limit value register 7a to the lower limit value stored in the lower limit value register 7b by one.

Zusätzlich ist es durch Erhöhen der in dem Parameter-Speicherabschnitt 7 gespeicherten Parameter nicht erforderlich, die Angaben der Datenübertragung auf den Bereich der Adresse zu beschränken und die Angabe der Datenübertragung kann durch ein kompliziertes Adressmuster, wie nur die ungeraden oder geraden Zahlen der in dem externen Speicher 4 zugeordneten Adressen ausgeführt werden.In addition, by increasing the parameters stored in the parameter storage section 7, it is not necessary to limit the data transfer specification to the range of the address, and the data transfer specification can be carried out by a complicated address pattern such as only the odd or even numbers of the addresses allocated in the external memory 4.

EMBODIMENT 2

Fig. 6 zeigt einen Aufbau einer zweiten bevorzugten Ausführungsform der erfindungsgemäßen Datenübertragungsvorrichtung.Fig. 6 shows a structure of a second preferred embodiment of the data transmission device according to the invention.

In dieser zweiten Ausführungsform mit einem der ersten Ausführungsform vergleichbaren Aufbau ist eine Datenübertragungsvorrichtung 31 an ein externes Ziel 2 angeschlossen, ein Prozessor 3 und ein externer Speicher 4 sind parallel über einen gemeinsamen externen Bus 5 angeschlossen, welcher aus einer Adress- Signalleitung 5a und einer Datensignalleitung 5b aufgebaut ist. Die Datenübertragungsvorrichtung 31 besteht aus einer Datenleitungsvorrichtung 32, einer Datenspeichervorrichtung 36 und einer Bus-Steuerungseinheit 39.In this second embodiment with a structure comparable to the first embodiment, a data transmission device 31 is connected to an external destination 2, a processor 3 and an external memory 4 are connected in parallel via a common external bus 5, which is constructed from an address signal line 5a and a data signal line 5b. The data transmission device 31 consists of a data line device 32, a data storage device 36 and a bus control unit 39.

Das Ausgangssignal der Datenleitungsvorrichtung 32, welche an die Adress-Signa- Ileitung 5a angeschlossen ist, wird an die Bus-Steuerungseinheit 39 angelegt, welche an den externen Bus 5 angeschlossen ist. Die Bus-Steuerungseinheit 39 ist an die Datenspeichervorrichtung 36 angeschlossen und ebenfalls direkt an das externe Ziel 2 angeschlossen. Das Ausgangssignal der Datenspeichervorrichtung 36 wird an das externe Ziel 2 angelegt.The output signal of the data line device 32, which is connected to the address signal line 5a, is applied to the bus control unit 39, which is connected to the external bus 5. The bus control unit 39 is connected to the data storage device 36 and is also directly connected to the external destination 2. The output signal of the data storage device 36 is applied to the external destination 2.

Die Datenleitungsvorrichtung 32 umfasst einen ersten Parameter-Speicherabschnitt 33 zum Registrieren eines Adresswertes nach demjenigen der zu übertragenden Daten und der Datenübertragungsreihenfolge, einen zweiten Parameter-Speicherabschnitt 34 zum Registrieren eines Adresswertes vor demjenigen der zu übertragenden Daten, und einen Adress-Vergleichsabschnitt 35 zum Erfassen einer Adresse der Daten auf der Adress-Signalleitung 5a durch Vergleichen der Adresse der zu übertragenden Daten mit dem Wert der Daten auf der Adress-Signalleitung 5a. In dieser zweiten bevorzugten Ausführungsform wird eine Direkt-Zuordnungs- Kassiervorrichtung als ein Beispiel solch eines ersten Parameter-Speicherabschnittes verwendet. D. h., der Wert des Abschnittes nach der aus dem ersten Parameter- Speicherabschnitt 33 ausgelesenen Adresse, abhängig von dem Wert vor der Adresse auf der Adress-Signalleitung 5a, wird mit dem Wert nach der Adresse auf der Adress-Signalleitung 5a durch den Adress-Vergleichsabschnitt 35 verglichen, um dadurch zu erfassen, ob beide Werte übereinstimmend sind.The data line device 32 includes a first parameter storage section 33 for registering an address value after that of the data to be transmitted and the data transmission order, a second parameter storage section 34 for registering an address value before that of the data to be transmitted, and an address comparison section 35 for detecting an address of the data on the address signal line 5a by comparing the address of the data to be transmitted with the value of the data on the address signal line 5a. In this second preferred embodiment, a direct assignment cashier is used as an example of such a first parameter storage section. That is, the value of the portion after the address read out from the first parameter storage portion 33, depending on the value before the address on the address signal line 5a, is compared with the value after the address on the address signal line 5a by the address comparison portion 35, to thereby detect whether both values are the same.

Die Datenspeichervorrichtung 36 umfasst einen Gültigkeitsbitabschnitt 37 zum Speichern des die Gültigkeit der zu übertragenden Daten darstellenden Gültigkeitsbits und einen Datenspeicherabschnitt 38 zum Speichern der zu übertragenden Daten mit ihren Speicherbereichen, die jeder jedem der Bereiche des Parameter- Speicherabschnittes 34 entsprechen.The data storage device 36 comprises a validity bit section 37 for storing the validity bit representing the validity of the data to be transmitted and a data storage section 38 for storing the data to be transmitted with their storage areas each corresponding to each of the areas of the parameter storage section 34.

In der zweiten Ausführungsform ist jede Adresse der zu übertragenden Daten in den ersten und zweiten Parameter-Speicherabschnitten 33 und 34 registriert, während in der ersten Ausführungsform der obere und der untere Grenzwert der Adresse der in dem Speicher 4 zugeordneten, zu übertragenden Daten in dem Parameter- Speicherabschnitt 7 gespeichert sind. Obwohl die Menge der gleichzeitig zu übertragenden Daten innerhalb des Bereiches der Kapazität des zweiten Parameter- Speicherabschnittes 34 begrenzt ist, können dadurch die zu übertragenden Daten Zufallsmusteradressen zugeordnet werden, wie in Fig. 7 gezeigt, entsprechend der Übertragungsreihenfolge der in dem ersten Parameter-Speicherabschnitt 33 gespeicherten Daten, wobei eine solche Zufallsmusteradresse durch den Adressgenerator 9 in der ersten Ausführungsform nicht erzeugt werden kann.In the second embodiment, each address of the data to be transferred is registered in the first and second parameter storage sections 33 and 34, while in the first embodiment, the upper and lower limit values of the address of the data to be transferred allocated in the memory 4 are stored in the parameter storage section 7. Therefore, although the amount of data to be transferred at one time is limited within the range of the capacity of the second parameter storage section 34, the data to be transferred can be allocated to random pattern addresses as shown in Fig. 7 in accordance with the transfer order of the data stored in the first parameter storage section 33, such a random pattern address cannot be generated by the address generator 9 in the first embodiment.

In dieser Ausführungsform wird der durch die Datenübertragungsvorrichtung 31 ausgeführte Datenübertragungsvorgang, welcher mit demjenigen der ersten Ausführungsform vergleichbar ist, anhand der Fig. 5 und 6 erläutert. Es wird angenommen, dass drei Daten D1, D2 und D3 zu dem externen Ziel 2 in der Reihenfolge von D1, D2 und D3 übertragen werden, wobei die Daten D3 vorher in dem externen Speicher 4 gespeichert wurden.In this embodiment, the data transfer operation performed by the data transfer device 31, which is similar to that of the first embodiment, is explained with reference to Figs. 5 and 6. It is assumed that three data D1, D2 and D3 are transferred to the external destination 2 in the order of D1, D2 and D3, with the data D3 previously stored in the external memory 4.

In den Schritten 1 und 2 stellt der Prozessor 3 die Datenübertragungsvorrichtung 31 auf eine Initialisierung ein. Noch detaillierter sind in dem ersten Parameter- Speicherabschnitt 33 Werte nach den Adressen der Daten D1, D2 und D3 gespeichert und die Zahlen 1, 2 und 3 stellen die Datenübertragungsreihenfolge davon mit den Adressen der Werte vor den Adressen der Daten D1, D2 und D3 dar, so dass die Werte vor den Adressen der Daten D 1, D2 und D3 in die Adressnummern 1, 2 und 3 in den zweiten Parameter-Speicherabschnitt 34 geschrieben werden.In steps 1 and 2, the processor 3 sets the data transmission device 31 to initialize. In more detail, in the first parameter storage section 33, values are stored after the addresses of the data D1, D2 and D3, and the numbers 1, 2 and 3 represent the data transmission order thereof with the addresses of the values before the addresses of the data D1, D2 and D3, so that the values before the addresses of the data D1, D2 and D3 are written in the address numbers 1, 2 and 3 in the second parameter storage section 34.

Dann werden in der Datenübertragungsvorrichtung 31 die in dem Gültigkeitsbitabschnitt 37 der Datenspeichervorrichtung 36 gespeicherten Inhalte gelöscht und der erste Parameter-Speicherabschnitt 31 beginnt mit der Erfassung der Daten auf der Adress-Signalleitung 5a.Then, in the data transmission device 31, the contents stored in the valid bit section 37 of the data storage device 36 are erased and the first parameter storage section 31 starts acquiring the data on the address signal line 5a.

In dem nächsten Schritt 3 Liest der Prozessor 3 die zu verarbeitenden Daten d2 aus dem externen Speicher 4 und verarbeitet die Daten d2, um verarbeitete Daten D2 in dem Schritt 4 zu erzeugen.In the next step 3, the processor 3 reads the data d2 to be processed from the external memory 4 and processes the data d2 to generate processed data D2 in the step 4.

In dem Schritt S schreibt der Prozessor 3 die verarbeiteten Daten D2 in den Speicher 4. Bei diesem Vorgang der Datenübertragungsvorrichtung 31 holt die Bus- Steuerungseinheit 39, wenn der Adressvergleichsabschnitt 35 erkennt, dass die Daten D2 zu übertragen sind, die Daten auf der Datensignalleitung 5b in die Adresse, welche durch die Datenübertragungsreihenfolge angegeben wird, die aus dem ersten Parameter-Speicherabschnitt 33 ausgelesen wird (d. h., die Adressnummer 2) in dem Datenspeicherabschnitt 38, und das die Gültigkeit der Daten D2 darstellende Gültigkeitsbit wird in den Gültigkeitsbitabschnitt 37 in der Datenspeichervorrichtung 36 geschrieben.In the step S, the processor 3 writes the processed data D2 into the memory 4. In this operation of the data transfer device 31, when the address comparison section 35 recognizes that the data D2 is to be transferred, the bus control unit 39 fetches the data on the data signal line 5b into the address indicated by the data transfer order read out from the first parameter storage section 33 (i.e., the address number 2) in the data storage section 38, and the validity bit representing the validity of the data D2 is written into the validity bit section 37 in the data storage device 36.

Die Vorgänge in den Schritten 6, 7 und 8 sind vorgesehen zum Verarbeiten der Daten d1 zum Erzeugen der Daten D1 in einer mit den Schritten 3, 4 und 5 vergleichbaren Weise, und die zu übertragenden Daten D1 werden in der Datenspeichervorrichtung 36 gespeichert und das die Gültigkeit der Daten D1 darstellende Gültigkeitsbit wird in den Gültigkeitsbitabschnitt 37 geschrieben.The operations in steps 6, 7 and 8 are for processing the data d1 to generate the data D1 in a manner similar to steps 3, 4 and 5, and the data D1 to be transmitted is stored in the data storage device 36 and the validity bit representing the validity of the data D1 is written in the validity bit section 37.

Da die zu übertragenden Daten D1, D2 und D3 in dem externen Speicher 4 gespeichert wurden, sendet der Prozessor 3 in Schritt 9 ein Datenübertragungs-Anfangssignal zu der Datenübertragungsvorrichtung 31, so dass die Datenübertragungsvorrichtung 1 den Datenübertragungsvorgang beginnt. Noch detaillierter wird in dem Fall, in welchem das die Gültigkeit der Daten darstellende Gültigkeitsbit in dem Gültigkeitsbitabschnitt 37 vorhanden ist, die der Anzahl der in dem zweiten Parameter-Speicherabschnitt 34 gespeicherten Adressen entsprechende Anzahl von Daten seriell zu dem externen Ziel 2 durch den Datenspeicherabschnitt 38 in der Reihenfolge beginnend von der Adressnummer 1 in der Datenspeichervorrichtung 36 übertragen. In dem Fall, in welchem das die Gültigkeit der Daten darstellende Gültigkeitsbit nicht in dem Gültigkeitsbitabschnitt 37 vorhanden ist, wird der Wert nach der Adresse der Daten entsprechend dem in dem zweiten Parameter- Speicherabschnitt 34 gespeicherten Wert aus dem ersten Parameter-Speicherabschnitt 33 ausgelesen, so dass die Adresse der Daten abhängig von dem ausgelesenen, nachfolgenden Wert und dem Wert des zweiten Parameter- Speicherabschnittes 34 erzeugt wird, wobei die Bus-Steuerungseinheit 39 Zugriff auf die externen Zugriffe zu dem externen Speicher 4 erhält zum Erhalten von Daten entsprechend der erzeugten Adresse, und die aus dem Speicher 4 geholten, erhaltenen Daten werden durch die Bus-Steuerungseinheit 39 zu dem externen Ziel 2 übertragen.Since the data D1, D2 and D3 to be transferred have been stored in the external memory 4, the processor 3 sends a data transfer start signal to the data transfer device 31 in step 9 so that the data transfer device 1 starts the data transfer operation. In more detail, in the case where the validity bit representing the validity of the data is present in the validity bit section 37, the number of data corresponding to the number of addresses stored in the second parameter storage section 34 is serially transferred to the external destination 2 through the data storage section 38 in the order starting from the address number 1 in the data storage device 36. In the case where the validity bit representing the validity of the data is not present in the validity bit section 37, the value following the address of the data corresponding to the value stored in the second parameter storage section 34 is read out from the first parameter storage section 33 so that the address of the data is generated depending on the read out subsequent value and the value of the second parameter storage section 34, the bus control unit 39 gains access to the external accesses to the external memory 4 to obtain data corresponding to the generated address, and the obtained data fetched from the memory 4 is transmitted to the external destination 2 by the bus control unit 39.

In dem Schritt 10 werden neue, zu verarbeitende Daten d4 aus dem externen Speicher 4 geholt und in den Prozessor 3 eingespeist. Während sie in der Datenübertragungsvorrichtung 1 sind, werden die in der Datenspeichervorrichtung 36 gespeicherten Daten D 1 durch den Datenspeicherabschnitt 38 zu dem externen Ziel 2 übertragen, da das die Gültigkeit der der Adressnummer 1 in der Datenspeichervorrichtung 36 zugeordneten Daten D1 darstellende Gültigkeitsbit in dem Gültigkeitsbitabschnitt 37 vorhanden ist.In step 10, new data d4 to be processed is fetched from the external memory 4 and fed into the processor 3. While in the data transfer device 1, the data D1 stored in the data storage device 36 is transferred to the external destination 2 through the data storage section 38 since the validity bit representing the validity of the data D1 associated with the address number 1 in the data storage device 36 is present in the validity bit section 37.

In dem Schritt 11 verarbeitet der Prozessor 3 die aus dem Speicher 4 ausgelesenen Daten d4 und erzeugt verarbeitete Daten D4. Während sie in der Datenübertragungsvorrichtung 1 sind, werden die in der Speichervorrichtung 36 gespeicherten Daten D2 durch den Datenspeicherabschnitt 38 zu dem externen Ziel 2 übertragen, da das die Gültigkeit der der Adressnummer 2 in der Datenspeichervorrichtung 36 zugeordneten Daten D2 darstellende Gültigkeitsbit in dem Gültigkeitsbitabschnitt 37 vorhanden ist.In step 11, the processor 3 processes the data d4 read out from the memory 4 and generates processed data D4. While in the data transfer device 1, the data D2 stored in the storage device 36 is transferred to the external destination 2 through the data storage section 38, since the validity bit representing the validity of the data D2 associated with the address number 2 in the data storage device 36 is present in the validity bit section 37.

In dem Schritt 12 schreibt der Prozessor 3 die verarbeiteten Daten D4 in den externen Speicher 4. Während sie in der Datenübertragungsvorrichtung 1 sind, wird, da das die Gültigkeit der zu der Adressnummer 3 in der Datenspeichervorrichtung 36 zugeordneten Daten D3 darstellende Gültigkeitsbit nicht in dem Gültigkeitsbitabschnitt 37 vorhanden ist, der Wert nach der Adresse der Daten abhängig von dem der Adressnummer 3 in dem zweiten Parameter-Speicherabschnitt 34 zugeordneten Wert aus dem ersten Parameter-Speicherabschnitt 33 ausgelesen, so dass die Adresse der Daten abhängig von dem ausgelesenen nachfolgenden Wert und dem Wert des zweiten Parameter-Speicherabschnittes 34 erzeugt wird, wodurch die Bus-Steuerungseinheit 39 versucht, einen Zugriff auf den Speicher 4 zum Erhalten der Daten D3 zu erhalten. Da aber der externe Bus durch den Prozessor 3 zum Schreiben der Daten D4 in den Speicher 4 verwendet wird, kann die Bus- Steuerungseinheit 39 keinen Zugriff auf den Speicher 4 zum Holen der zu übertragenden Daten D3 erhalten.In step 12, the processor 3 writes the processed data D4 into the external memory 4. While in the data transmission device 1, since the validity bit representing the validity of the data D3 assigned to the address number 3 in the data storage device 36 is not present in the validity bit section 37, the value following the address of the data is read out from the first parameter storage section 33 depending on the value assigned to the address number 3 in the second parameter storage section 34, so that the address of the data is generated depending on the read out subsequent value and the value of the second parameter storage section 34, whereby the bus control unit 39 tries to gain access to the memory 4 to obtain the data D3. However, since the external bus is used by the processor 3 to write the data D4 into the memory 4, the bus control unit 39 cannot gain access to the memory 4 to fetch the data D3 to be transmitted.

In dem Schritt 13 liest der Prozessor 3 neue, zu verarbeitende Daten d5 aus dem Speicher 4 und die Bus-Steuerungseinheit 39 versucht, Zugriff auf den Speicher 4 abhängig von der Adresse der Daten D3 zu erhalten. Da aber der externe Bus 5 für den Prozessor 3 zum Schreiben der Daten D5 in den Speicher 4 verwendet wird, kann der Zugriff auf den Speicher 4 zum Erhalten der Daten D3 nicht ausgeführt werden.In step 13, the processor 3 reads new data d5 to be processed from the memory 4, and the bus control unit 39 tries to access the memory 4 depending on the address of the data D3. However, since the external bus 5 is used for the processor 3 to write the data D5 into the memory 4, the access to the memory 4 to obtain the data D3 cannot be carried out.

In dem Schritt 14 verarbeitet der Prozessor 3 die unverarbeiteten Daten d5 und erzeugt verarbeitete Daten D5. In der Datenübertragungsvorrichtung 1 kann, da der externe Bus 5 von der Verwendung durch den Prozessor 3 freigegeben wird, die Bus-Steuerungseinheit 39 Zugriff auf den Speicher 4 abhängig von der Adresse der Daten D3 erhalten und die aus dem Speicher 4 erhaltenen Daten D3 werden durch die Bus-Steuerungseinheit 39 zu dem externen Ziel 2 übertragen. Auf diese Weise werden in der erfindungsgemäßen Datenübertragungsvorrichtung die Übertragungsvorgänge zum Übertragen der Daten D1, D2 und D3 durch Ausführen der Vorgänge durch die Schritte 1 bis 14 vervollständigt.In the step 14, the processor 3 processes the unprocessed data d5 and generates processed data D5. In the data transmission apparatus 1, since the external bus 5 is released from use by the processor 3, the bus control unit 39 can access the memory 4 depending on the address of the data D3, and the data D3 obtained from the memory 4 is transmitted to the external destination 2 by the bus control unit 39. In this way, in the data transmission apparatus according to the invention, the transmission operations for transmitting the data D1, D2 and D3 are completed by executing the operations through the steps 1 to 14.

Wie oben beschrieben, ist es dabei in der konventionellen Datenübertragungsvorrichtung erforderlich, die Verarbeitungen durch die Schritte 1 bis 17 zu vervollständigen, um die Daten D1, D2 und D3 zu dem externen Ziel 2 zu übertragen, andererseits kann gemäß der vorliegenden Ausführungsform der Datenübertragungsvorrichtung der Vorgang zum Übertragen der Daten D1, D2 und D3 beendet werden durch Ausführen der Verarbeitungen in den Schritten 1 bis 14.As described above, in the conventional data transmission apparatus, it is necessary to complete the processings through steps 1 to 17 in order to transmit the data D1, D2 and D3 to the external destination 2, on the other hand, according to the present embodiment of the data transmission apparatus, the process for transmitting the data D1, D2 and D3 can be completed by executing the processings in steps 1 to 14.

Gemäß einem Merkmal der zweiten bevorzugten Ausführungsform, welche mit der ersten Ausführungsform vergleichbar ist, erfasst die Datenübertragungsvorrichtung 31 die Daten auf dem externen Bus 5 und ein Teil oder die Gesamtheit der zu übertragenden Daten werden vor Ort in der Datenübertragungsvorrichtung 31 gespeichert und nur die in dem externen Speicher 4 verbleibenden Daten werden durch Zugreifen auf den externen Speicher 4 erhalten, wodurch die erhaltenen Daten zu dem externen Ziel 2 mit einer niedrigen Verwendungsfrequenz des externen Busses 5 übertragen werden können. Weiterhin kann auch in dem Fall, in weichem der Datenübertragungsvorrichtung 31 erlaubt wird, den externen Bus 5 mit einer niedrigen Benutzungsfrequenz zu verwenden, eine hohe Datenübertragungseffizienz erhalten werden. Und da dem Prozessor 3 erlaubt ist, den externen Bus 5 ohne häufige Unterbrechungen durch die Datenübertragungsvorrichtung 31 zu verwenden, kann die Beeinträchtigung der Effizienz des Prozessors 3 infolge der Datenübertragung vermieden werden.According to a feature of the second preferred embodiment, which is provided with the First Embodiment, the data transfer device 31 acquires the data on the external bus 5, and a part or all of the data to be transferred is stored locally in the data transfer device 31, and only the data remaining in the external memory 4 is obtained by accessing the external memory 4, whereby the obtained data can be transferred to the external destination 2 with a low use frequency of the external bus 5. Furthermore, even in the case where the data transfer device 31 is allowed to use the external bus 5 with a low use frequency, high data transfer efficiency can be obtained. And since the processor 3 is allowed to use the external bus 5 without frequent interruptions by the data transfer device 31, the deterioration of the efficiency of the processor 3 due to the data transfer can be avoided.

Weiterhin besteht in der zweiten Ausführungsform im Vergleich mit der ersten Ausführungsform, obwohl das zu einem Zeitpunkt übertragbare Datenvolumen infolge der Volumina des zweiten Parameter-Speicherabschnittes 34 und der Datenspeichervorrichtung 36 beschränkt ist, ein Vorteil, dass, wenn das Volumen derzu betragenden Daten innerhalb eines Bereiches einer vorbestimmten Menge ist, die Daten entsprechend einem Zufallsadressmuster übertragen werden können.Furthermore, in the second embodiment, as compared with the first embodiment, although the volume of data that can be transferred at one time is limited due to the volumes of the second parameter storage section 34 and the data storage device 36, there is an advantage that when the volume of the data to be transferred is within a range of a predetermined amount, the data can be transferred according to a random address pattern.

Zusätzlich ist es in dieser Ausführungsform in dem Vorgang vor dem Beginnen der Datenübertragung möglich, obwohl der Prozessor 3 die ersten und zweiten Parameter-Speicherabschnitte 33 und 34 detailliert setzt, eine Datenübertragungsvorrichtung 31 in solch einer Weise aufzubauen, dass nur die Adresse durch den Prozessor 3 in die Datenübertragungsvorrichtung 31 eingespeist wird, und die Einzelheiten davon in der Datenleitungsvorrichtung 32 können durch einen Vorgang in der Datenübertragungsvorrichtung eingestellt werden.In addition, in this embodiment, in the process before starting the data transmission, although the processor 3 sets the first and second parameter storage sections 33 and 34 in detail, it is possible to construct a data transmission device 31 in such a manner that only the address is inputted into the data transmission device 31 by the processor 3, and the details thereof in the data line device 32 can be set by an operation in the data transmission device.

Zusätzlich holt in dieser Ausführungsform, auch wenn in dem Vorgang vor dem Beginn der Datenübertragung erkannt wird, dass die zu übertragenden Daten auf dem Datenbus 5 erscheinen, mit anderen Worten, wenn der erste Parameter- Speicherabschnitt 33 das Übereinstimmen der Adresswerte erfasst, die Bus-Steuerungseinheit 39 die Daten auf der Datensignalleitung 5b und schreibt die Daten in den Datenspeicherabschnitt 38 bei der die Reihenfolge der aus dem ersten Parameter-Speicherabschnitt 33 gesendeten Datenübertragungen darstellenden Adresse, wobei das Gültigkeitsbit in dem Gültigkeitsbitabschnitt 37 gesetzt ist, sie ist jedoch nicht darauf beschränkt.In addition, in this embodiment, even when it is detected in the process before the start of the data transfer that the data to be transferred appears on the data bus 5, in other words, when the first parameter storage section 33 detects the coincidence of the address values, the bus control unit 39 fetches the data on the data signal line 5b and writes the data into the data storage section 38 at the address representing the order of the data transfers sent from the first parameter storage section 33 with the valid bit in the valid bit section 37 set, but is not limited to this.

Danach werden in dem Datenübertragungsvorgang, in dem Fall, in welchem die der Adresse in dem zweiten Parameter-Speicherabschnitt 34 zugeordneten Daten in der Datenspeichervorrichtung 36 vorhanden sind, die Daten aus dem Datenspeicherabschnitt 38 zu dem externen Ziel 2 übertragen, und in dem Fall, in welchem die der Adresse in dem zweiten Parameter-Speicherabschnitt 34 zugeordneten Daten nicht in der Datenspeichervorrichtung 36 vorhanden sind, greift die Bus-Steuerungseinheit 39 auf den externen Speicher 4 zu, um die der Adresse entsprechenden Daten zu erhalten, so dass die erhaltenen Daten durch die Bus-Steuerungseinheit 39 zu dem externen Ziel 2 übertragen werden, sie ist jedoch nicht darauf beschränkt. D. h., es kann möglich sein, die Datenübertragungsvorrichtungen in solch einer Weise aufzubauen, dass bei dem Vorgang vor dem Beginn der Datenübertragung, wenn erkannt wird, dass die zu übertragenden Daten auf dem Datenbus 5 erscheinen, die Bus-Steuerungseinheit 39 die Daten auf den Datenbus holt und in den Daten-Speicherabschnitt 38 an der Adresse vor dem Wert auf der Adress-Signalleitung, gemeinsam mit dem Gültigkeitsbit der Daten, das in den Gültigkeitsbitabschnitt 37 zu schreiben ist, schreibt, und in dem Datenübertragungsvorgang werden, in dem Fall, in welchem die der Adresse in dem zweiten Parameter-Speicherabschnitt 34 zugeordneten Daten in der Datenspeichervorrichtung 36 vorhanden sind, die Daten aus dem Datenspeicherabschnitt 38 entsprechend der Datenübertragungsreihenfolge zu dem externen Ziel übertragen, und in dem Fall, in welchem die der Adresse in dem zweiten Parameter-Speicherabschnitt 34 zugeordneten Daten nicht in der Daten-Speichervorrichtung 36 vorhanden sind, greift die Bus-Steuerungseinheit 39 auf den externen Speicher 4 zu, um die Daten entsprechend der Adresse zu erhalten, so dass die erhaltenen Daten durch die Bus-Steuerungseinheit 39 zu dem externen Ziel übertragen werden.Thereafter, in the data transfer process, in the case where the data associated with the address in the second parameter storage section 34 exists in the data storage device 36, the data is transferred from the data storage section 38 to the external destination 2, and in the case where the data associated with the address in the second parameter storage section 34 does not exist in the data storage device 36, the bus control unit 39 accesses the external memory 4 to obtain the data corresponding to the address so that the obtained data is transferred to the external destination 2 by the bus control unit 39, but is not limited thereto. That is, it may be possible to construct the data transfer devices in such a manner that in the process before the start of the data transfer, when it is detected that the data to be transferred appears on the data bus 5, the bus control unit 39 fetches the data on the data bus and writes it into the data storage section 38 at the address before the value on the address signal line, together with the valid bit of the data to be written into the valid bit section 37, and in the data transfer process, in the case where the data associated with the address in the second parameter storage section 34 is present in the data storage device 36, the data is transferred from the data storage section 38 to the external destination in accordance with the data transfer order, and in the case where the data associated with the address in the second parameter storage section 34 is not present in the data storage device 36, the Bus control unit 39 accesses the external memory 4 to obtain the data corresponding to the address, so that the obtained data is transferred to the external destination by the bus control unit 39.

EMBODIMENT 3

Fig. 8 ist ein Blockschaltbild, welches eine dritte Ausführungsform der erfindungsgemäßen Datenübertragungsvorrichtung zeigt.Fig. 8 is a block diagram showing a third embodiment of the data transmission device according to the invention.

Vergleichbar mit der ersten Ausführungsform sind eine an ein externes Datenziel 2 angeschlossene Übertragungsvorrichtung 41, ein Prozessor und ein externer Speicher 4 an einen externen, gemeinsamen Bus 5 angeschlossen, welcher aus zwei Adress-Signalleitungen 5a und Datensignalleitungen 5b gebildet ist. Die Datenübertragungsvorrichtung 41 umfasst eine Datenleitungsvorrichtung 6, eine Datenspeichervorrichtung 42 und eine Bus-Steuerungseinheit 45.Comparable to the first embodiment, a transmission device 41 connected to an external data destination 2, a processor and an external memory 4 are connected to an external common bus 5 which is formed of two address signal lines 5a and data signal lines 5b. The data transmission device 41 comprises a data line device 6, a data storage device 42 and a bus control unit 45.

Das Ausgangssignal der an die Adress-Signalleitung 5a angeschlossenen Datenleitungsvorrichtung 6 wird an die Bus-Steuerungseinheit 45 angelegt. Die an die Adress- und Daten-Signalleitungen 5a und 5b angeschlossene Bus-Steuerungseinheit 45 ist an die Datenspeichervorrichtung 42 angeschlossen und ist ebenfalls direkt an das externe Ziel 2 angeschlossen. Die Datenspeichervorrichtung 42 ist ebenfalls an das externe Ziel 2 angeschlossen.The output signal of the data line device 6 connected to the address signal line 5a is applied to the bus control unit 45. The bus control unit 45 connected to the address and data signal lines 5a and 5b is connected to the data storage device 42 and is also directly connected to the external destination 2. The data storage device 42 is also connected to the external destination 2.

Die Datenleitungsvorrichtung 6 umfasst einen Parameter-Speicherabschnitt 7 zum Speichern des Bereiches der zu übertragenden Daten, einen Adress-Vergleicherabschnitt 8 zum Vergleichen der Ausgangswerte des Parameter-Speicherabschnittes 7 mit dem Wert der Daten auf der Adress-Signalleitung 5a und einen Adressgenerator 9 zum Erzeugen einer Adresse eines in dem externen Speicher 4 gespeicherten, zu übertragenden Datenwertes, wobei die Adresse der Daten abhängig von dem Ausgangswert des Parameter-Speicherabschnittes 7 erzeugt wird.The data line device 6 comprises a parameter storage section 7 for storing the range of data to be transmitted, an address comparison section 8 for comparing the output values of the parameter storage section 7 with the value of the data on the address signal line 5a and an address generator 9 for generating an address of a data value stored in the external memory 4 to be transmitted, the address of the data being generated depending on the output value of the parameter storage section 7.

Der Parameter-Speicherabschnitt 7 ist aus einem Paar oberer und unterer Begrenzungsregister 7a und 7b zum Registrieren der oberen und unteren Begrenzungswerte der Adresse der zu übertragenden Daten, die in dem externen Speicher 4 gespeichert sind, aufgebaut.The parameter storage section 7 is constructed of a pair of upper and lower limit registers 7a and 7b for registering the upper and lower limit values of the address of the data to be transferred stored in the external memory 4.

Der Adressvergleicherabschnitt 8 umfasst zwei Komparatoren 8a und 8b, die jeweils den Ausgangswert des oberen Begrenzungsregisters 7a mit dem Wert der Daten auf der Adress-Signalleitung 5a vergleichen und den Ausgangswert des unteren Begrenzungsregisters 7b mit dem Wert der Daten auf der Adress- Signalleitung 5a vergleichen, und umfasst weiterhin eine AND-Schaltung 8c zum Empfangen der Ausgangssignale der Komparatoren 8a und 8b.The address comparator section 8 includes two comparators 8a and 8b which respectively compare the output value of the upper limit register 7a with the value of the data on the address signal line 5a and compare the output value of the lower limit register 7b with the value of the data on the address signal line 5a, and further includes an AND circuit 8c for receiving the output signals of the comparators 8a and 8b.

Die Datenspeichervorrichtung 42 umfasst einen Daten-Speicherabschnitt 44 zum Speichern des Wertes der zu übertragenden Daten und einen Gültigkeitsbitabschnitt 43 zum Speichern eines Datenbits eines die Gültigkeit der Daten darstellenden Gültigkeitsbits. In der Adresse Nr. 1 der Datenspeichervorrichtung 42 ist ein einer Adresse in dem Speicher 4 zugeordneter Datenwert gespeichert, welcher dem durch das untere Begrenzungsregister 7b dargestellten, unteren Begrenzungswert entspricht. In der Adresse Nr. 2 der Datenspeichervorrichtung 42 ist ein einer Adresse + 1 in dem Speicher 4 zugeordneter Datenwert gespeichert, welcher 1 zu der in dem unteren Begrenzungsregister 7b dargestellten Adresse hinzufügt. In der Adresse Nr. 3 der Datenspeichervorrichtung 42 ist ein einer Adresse + 2 in dem Speicher 4 zugeordneter Datenwert gespeichert, welcher der durch das untere Begrenzungsregister 7b dargestellten Adresse 2 hinzufügt, und auf gleiche Weise die bis zur letzten oder vollständigen Anzahl der Adressen in der Datenspeichervorrichtung 42 gespeicherten Datenwerte.The data storage device 42 comprises a data storage section 44 for storing the value of the data to be transmitted and a validity bit section 43 for storing a data bit of a validity bit representing the validity of the data. In the address No. 1 of the data storage device 42, a data value associated with an address in the memory 4 is stored, which corresponds to the lower limit value represented by the lower limit register 7b. In the address No. 2 of the data storage device 42, a data value associated with an address + 1 in the memory 4 is stored, which adds 1 to the address represented in the lower limit register 7b. In the address No. 3 of the data storage device 42, a data value associated with an address + 2 in the memory 4 is stored, which corresponds to the lower limit value represented by the lower limit register 7b. limit register 7b and, in a similar manner, the data values stored up to the last or complete number of addresses in the data storage device 42.

In dieser dritten Ausführungsform ist die Menge der Hardware verringert durch Verzichten auf den Adress-Speicherabschnitt 10a zum Speichern der Adresse des Datenwertes in dem Speicher 4 in dem Datenspeicherabschnitt 44, obwohl der Adress-Speicherabschnitt 10a in der ersten Ausführungsform vorgesehen ist. Es ist jedoch erforderlich, dass das zu einem Zeitpunkt zu übertragende Datenvolumen auf ein Volumen unterhalb des Maximalvolumens der Datenspeichervorrichtung 42 infolge der Fortlassung des Adress-Speicherabschnittes 10a beschränkt ist.In this third embodiment, the amount of hardware is reduced by omitting the address storage section 10a for storing the address of the data in the memory 4 in the data storage section 44, although the address storage section 10a is provided in the first embodiment. However, it is required that the data volume to be transferred at one time is limited to a volume below the maximum volume of the data storage device 42 due to the omission of the address storage section 10a.

Fig. 4(b) zeigt eine Beziehung zwischen dem Datenübertragungsbereich in dem Speicher 4 und dem Speicherbereich in der Datenspeichervorrichtung 42. Wie in Fig. 4(b) gezeigt, sichert die Datenspeichervorrichtung 42 in dieser Ausführungsform den dem Übertragungsbereich in dem Speicher 4 entsprechenden Speicherbereich, wodurch nur die in einem vorbestimmten Bereich des Bereiches in dem Speicher 4 gespeicherten Daten zu einem externen Ziel 2 übertragbar sind.Fig. 4(b) shows a relationship between the data transfer area in the memory 4 and the storage area in the data storage device 42. As shown in Fig. 4(b), in this embodiment, the data storage device 42 secures the storage area corresponding to the transfer area in the memory 4, whereby only the data stored in a predetermined area of the area in the memory 4 is transferable to an external destination 2.

Als nächstes wird die Wirkungsweise der Datenübertragungsvorrichtung 41 in der dritten Ausführungsform, welche vergleichbar mit derjenigen der ersten Ausführungsform ist, anhand der Fig. 5 und 8 erläutert. Es wird angenommen, dass die zu dem externen Ziel 2 zu übertragenden Daten D1, D2 und D3 sind, welche seriell in dem externen Speicher 4 zugeordnet sind und in der Reihenfolge D1, D2 und D3 übertragen werden, wobei der dritte Datenwert D3 vorher in dem Speicher 4 gespeichert wurde.Next, the operation of the data transmission device 41 in the third embodiment, which is comparable to that of the first embodiment, will be explained with reference to Figs. 5 and 8. It is assumed that the data to be transmitted to the external destination 2 are D1, D2 and D3, which are serially allocated in the external memory 4 and are transmitted in the order of D1, D2 and D3, with the third data D3 previously stored in the memory 4.

In den Schritten 1 und 2 stellt der Prozessor 3 die Datenübertragungsvorrichtung 1 auf eine Initialisierung ein. Noch detaillierter setzt der Prozessor 3 das obere Begrenzungsregister 7a mit dem oberen Begrenzungswert der Adresse der zu übertragenden Daten (d. h., der Adresse des Datenwertes D3), gespeichert in dem Speicher 4, und setzt das untere Begrenzungsregister 7a mit dem unteren Begrenzungswert der Adresse der zu übertragenden Daten (d. h., der Adresse des Datenwertes D1), gespeichert in dem Speicher 4, und dann werden die in dem Gültigkeitsbitabschnitt 43 in der Datenspeichervorrichtung 42 gespeicherten Inhalte gelöscht, so dass der Vergleich zwischen den Ausgangswerten des Parameter- Speicherabschnittes 7 und dem Wert der Daten auf der Adress-Signalleitung 5a durch den Adressvergleicherabschnitt 8 in der Datenleitungsvorrichtung 6 in Gang gesetzt wird.In steps 1 and 2, the processor 3 sets the data transmission device 1 to initialize. In more detail, the processor 3 sets the upper limit register 7a with the upper limit value of the address of the data to be transmitted (i.e., the address of the data D3) stored in the memory 4, and sets the lower limit register 7a with the lower limit value of the address of the data to be transmitted (i.e., the address of the data D1) stored in the memory 4, and then the contents stored in the valid bit section 43 in the data storage device 42 are cleared so that the comparison between the output values of the parameter storage section 7 and the value of the data on the address signal line 5a is initiated by the address comparator section 8 in the data line device 6.

In dem Schritt 3 liest der Prozessor 3 den darin zu verarbeitenden Datenwert d2 aus dem externen Speicher 4 und in dem nachfolgenden Schritt 4 verarbeitet der Prozessor 3 den Datenwert d2, um den verarbeiteten Datenwert D2 zu erzeugen.In step 3, the processor 3 reads the data value d2 to be processed therein from the external memory 4 and in the subsequent step 4, the processor 3 processes the data value d2 to generate the processed data value D2.

In dem Schritt S schreibt der Prozessor 3 die verarbeiteten Daten D2 in den externen Speicher 4. Bei diesem Vorgang der Datenübertragungsvorrichtung 1 vergleicht der Adressvergleicherabschnitt 8 den Wert der Daten auf der Adress-Signalleitung 5a mit den Ausgangswerten des Parameter-Speicherabschnittes 7. Wenn erkannt wird, dass der Datenwert D2 zu übertragen ist, überträgt die Datenleitungsvorrichtung 6 ein Schreibausführungssignal zu der Bus-Steuerungseinheit 45. In dem Schritt S schreibt die Bus-Steuerungseinheit 45 als Reaktion auf den Empfang des von der Datenleitungsvorrichtung 6 übertragenen Schreib-Ausführungssignals den Wert der Daten auf der Datensignalleitung 5b in den Datenspeicherabschnitt 44 in der Datenspeichervorrichtung 42 und das die Gültigkeit der Daten D2 darstellende Gültigkeitsbit wird in dem Gültigkeitsbitabschnitt 43 gesetzt.In step S, the processor 3 writes the processed data D2 into the external memory 4. In this operation of the data transmission device 1, the address comparator section 8 compares the value of the data on the address signal line 5a with the output values of the parameter storage section 7. When it is detected that the data D2 is to be transmitted, the data line device 6 transmits a write execution signal to the bus control unit 45. In step S, in response to receiving the write execution signal transmitted from the data line device 6, the bus control unit 45 writes the value of the data on the data signal line 5b into the data storage section 44 in the data storage device 42, and the validity bit representing the validity of the data D2 is set in the validity bit section 43.

Bei diesem Vorgang wird der durch Subtrahieren des durch das untere Begrenzungsregister 7b dargestellten unteren Begrenzungswertes von dem Wert der Adress-Signalleitung 5a erhaltene Wert + 1 als die Adresse in der Datenspeichervorrichtung 42 verwendet. In dem Schritt S wird {(Adresse von D2) - (unterer Begrenzungswert, d. h., Adresse von D1) + 1 = Adresse Nr. 2} als die Adresse in der Datenspeichervorrichtung 42 verwendet, in welche die Daten auf der Datensignalleitung 5b geschrieben werden, und das Gültigkeitsbit der der Adresse Nr. 2 entsprechenden Daten wird in den Gültigkeitsbitabschnitt 43 gesetzt.In this process, the value obtained by subtracting the lower limit value represented by the lower limit register 7b from the value of the address signal line 5a + 1 is used as the address in the data storage device 42. In the step S, {(address of D2) - (lower limit value, i.e., address of D1) + 1 = address No. 2} is used as the address in the data storage device 42 into which the data on the data signal line 5b is written, and the valid bit of the data corresponding to the address No. 2 is set in the valid bit section 43.

Die Vorgänge in den Schritten 6, 7 und 8 zum Verarbeiten des Datenwertes d1 zum Erzeugen des Datenwertes D1 sind vergleichbar mit denjenigen in den Schritten 3, 4 und 5 und der zu übertragende Datenwert D1 wird in der Datenspeichervorrichtung 42 gespeichert und wird zu deren Adresse Nr. 1 zugeordnet.The operations in steps 6, 7 and 8 for processing the data d1 to generate the data D1 are similar to those in steps 3, 4 and 5, and the data D1 to be transmitted is stored in the data storage device 42 and is assigned to the address No. 1 thereof.

Da die zu übertragenden Daten D1, D2 und D3 in dem externen Speicher 4 gespeichert wurden, sendet der Prozessor in dem Schritt 9 ein Datenübertragungs-Anfangssignal zu der Datenübertragungsvorrichtung 41, so dass die Datenübertragungsvorrichtung 41 die Datenübertragung beginnt. Noch detaillierter beginnt der Adressgenerator 9 mit der Erzeugung der Adresse in dem Bereich von dem in dem unteren Begrenzungsregister 7b eingetragenen Wert zu dem in dem oberen Begrenzungsregister 7a eingetragenen Wert.Since the data D1, D2 and D3 to be transferred have been stored in the external memory 4, the processor sends a data transfer start signal to the data transfer device 41 in step 9 so that the data transfer device 41 starts the data transfer. In more detail, the address generator 9 starts generating the address in the range from the value entered in the lower limit register 7b to the value entered in the upper limit register 7a.

Wenn das Gültigkeitsbit der Daten entsprechend den Adressen Nr. 1 bis 3 in dem Gültigkeitsbitabschnitt 43 in der Datenspeichervorrichtung 42 gesetzt ist, werden die Daten von dem Datenspeicherabschnitt 44 in der bei der Adresse Nr. 1 der Datenspeichervorrichtung 42 beginnenden Reihenfolge zu dem externen Ziel 2 übertragen. D. h., wenn das der Adresse Nr. 1 entsprechende Gültigkeitsbit in dem Gültigkeitsbitabschnitt 43 in der Datenspeichervorrichtung 42 gesetzt ist, beginnt die Datenübertragung für die Daten D1 von der Adresse Nr. 1 des Datenspeicherabschnittes 44. Wenn das Gültigkeitsbit entsprechend der Adresse Nr. 2 in dem Gültigkeitsbitabschnitt 43 in der Datenspeichervorrichtung 42 gesetzt ist, beginnt die Datenübertragung für die Daten D2 von der Adresse Nr. 2. Wenn das der Adresse Nr. 3 entsprechende Gültigkeitsbit in dem Gültigkeitsbitabschnitt 43 in der Datenspeichervorrichtung 42 gesetzt ist, beginnt die Datenübertragung für die Daten Nr. 3 ebenso von der Adresse Nr. 3.When the valid bit of the data corresponding to the addresses Nos. 1 to 3 is set in the valid bit section 43 in the data storage device 42, the data is transferred from the data storage section 44 to the external destination 2 in the order starting from the address No. 1 of the data storage device 42. That is, when the valid bit corresponding to address No. 1 is set in the valid bit section 43 in the data storage device 42, the data transfer for the data D1 starts from the address No. 1 of the data storage section 44. When the valid bit corresponding to address No. 2 is set in the valid bit section 43 in the data storage device 42, the data transfer for the data D2 starts from the address No. 2. When the valid bit corresponding to address No. 3 is set in the valid bit section 43 in the data storage device 42, the data transfer for the data No. 3 also starts from the address No. 3.

Wenn das der Adresse entsprechende Gültigkeitsbit in dem Gültigkeitsbitabschnitt 43 nicht gesetzt ist, greift die Bus-Steuerungseinheit 45 auf den externen Speicher 4 zu, um Daten entsprechend der durch den Adressgenerator 9 erzeugten Adresse zu erhalten und die erhaltenen, aus dem Speicher 4 geholten Daten werden durch die Bus-Steuerungseinheit 45 zu dem externen Ziel 2 übertragen.When the valid bit corresponding to the address in the valid bit section 43 is not set, the bus control unit 45 accesses the external memory 4 to obtain data corresponding to the address generated by the address generator 9 and the obtained data fetched from the memory 4 is transmitted by the bus control unit 45 to the external destination 2.

In dem Schritt Nr. 10 wird ein neuer, zu verarbeitender Datenwert d4 aus dem externen Speicher 4 in den Prozessor 3 geholt. Während sie in der Datenübertragungsvorrichtung 41 sind, werden die in der Datenspeichervorrichtung 42 gespeicherten Daten D 1 durch den Datenspeicherabschnitt 44 zu dem externen Ziel 2 übertragen, da das die Gültigkeit der Daten D1 entsprechend der Adresse Nr. 1 darstellende Gültigkeitsbit in dem Gültigkeitsbitabschnitt 43 in der Datenspeichervorrichtung 42 gesetzt ist.In step No. 10, a new data d4 to be processed is fetched from the external memory 4 into the processor 3. While in the data transfer device 41, the data D 1 stored in the data storage device 42 is transferred to the external destination 2 through the data storage section 44 because the validity bit representing the validity of the data D1 corresponding to the address No. 1 is set in the validity bit section 43 in the data storage device 42.

In dem Schritt 11 verarbeitet der Prozessor 3 die aus dem Speicher 4 ausgelesenen Daten d4 und erzeugt verarbeitete Daten D4. Während sie in der Datenübertragungsvorrichtung 41 sind, werden daher die in der Datenspeichervorrichtung 42 gespeicherten Daten D2 durch den Datenübertragungsabschnitt 44 zu dem externen Ziel 2 übertragen, da das der Adresse Nr. 2 entsprechende Gültigkeitsbit in dem Gültigkeitsbitabschnitt 43 in der Datenspeichervorrichtung 42 gesetzt ist.In step 11, the processor 3 processes the data d4 read out from the memory 4 and generates processed data D4. Therefore, while in the data transfer device 41, the data D2 stored in the data storage device 42 is transferred to the external destination 2 through the data transfer section 44 because the valid bit corresponding to the address No. 2 is set in the valid bit section 43 in the data storage device 42.

In dem Schritt 12 schreibt der Prozessor 3 die verarbeiteten Daten D4 in den externen Speicher 4. In der Datenübertragungsvorrichtung 41 versucht die Bus- Steuerungseinheit 45, Zugriff auf den Speicher 4 zum Erhalten der Daten D3 zu erhalten, da das der Adresse Nr. 3 entsprechende Gültigkeitsbit in der Datenspeichervorrichtung 42 nicht in den Gültigkeitsbitabschnitt 43 gesetzt ist. Da aber der externe Bus 5 für den Prozessor in Verwendung ist, welcher die Daten D4 in den Speicher 4 schreibt, kann die Bus-Steuerungseinheit 45 nicht Zugriff auf den Speicher 4 zum Holen der zu übertragenden Daten D3 erhalten.In step 12, the processor 3 writes the processed data D4 into the external memory 4. In the data transmission device 41, the bus control unit 45 attempts to access the memory 4 to obtain the data D3. because the valid bit corresponding to the address No. 3 in the data storage device 42 is not set in the valid bit section 43. However, since the external bus 5 is in use for the processor which writes the data D4 into the memory 4, the bus control unit 45 cannot gain access to the memory 4 to fetch the data D3 to be transferred.

In dem Schritt 13 liest der Prozessor neue, darin zu verarbeitende Daten d5 aus dem Speicher 4 und die Bus-Steuerungseinheit 45 versucht, Zugriff auf den Speicher 4 abhängig von der Adresse der Daten D3 zu erhalten. Da aber der externe Bus 5 für den Prozessor 3 zum Schreiben der Daten D5 in den Speicher 4 belegt ist, kann der Zugriff auf den Speicher 4 zum Erhalten der Daten D3 nicht ausgeführt werden.In step 13, the processor reads new data d5 to be processed therein from the memory 4 and the bus control unit 45 tries to gain access to the memory 4 depending on the address of the data D3. However, since the external bus 5 is occupied by the processor 3 for writing the data D5 into the memory 4, the access to the memory 4 for obtaining the data D3 cannot be carried out.

In dem Schritt 14 verarbeitet der Prozessor 3 die Daten d5 und erzeugt einen verarbeiteten Datenwert D5. In der Datenübertragungsvorrichtung 41 wird der Bus- Steuerungseinheit 45 erlaubt, Zugriff auf den Speicher 4 abhängig von der Adresse der Daten D3 zu erhalten, da der externe Bus 5 von der Verwendung durch den Prozessor 3 freigegeben ist, und die aus dem Speicher 4 erhaltenen Daten D3 werden durch die Bus-Steuerungseinheit 45 zu dem externen Ziel 2 übertragen. Auf diesem Weg wird bei einer erfindungsgemäßen Datenübertragungsvorrichtung der Übertragungsvorgang zum Übertragen der Daten D1, D2 und D3 durch Ausführen der Verarbeitung durch die Schritte 1 bis 14 abgeschlossen.In the step 14, the processor 3 processes the data d5 and generates a processed data D5. In the data transmission device 41, since the external bus 5 is released from use by the processor 3, the bus control unit 45 is allowed to access the memory 4 depending on the address of the data D3, and the data D3 obtained from the memory 4 is transmitted to the external destination 2 by the bus control unit 45. In this way, in a data transmission device according to the invention, the transmission process for transmitting the data D1, D2 and D3 is completed by executing the processing by the steps 1 to 14.

Wie oben beschrieben, ist es bei der konventionellen Datenübertragungsvorrichtung erforderlich, die Schritte 1 bis 17 zum Übertragen der Daten D1, D2 und D3 zu dem externen Ziel 2 zu übertragen, andererseits können gemäß der bevorzugten Ausführungsform der Datenübertragungsvorrichtung der Vorgang zum Übertragen der Daten D1, D2 und D3 durch Ausführen der Schritte 1 bis 14 abgeschlossen werden.As described above, in the conventional data transmission apparatus, it is necessary to perform steps 1 to 17 for transmitting the data D1, D2 and D3 to the external destination 2, on the other hand, according to the preferred embodiment of the data transmission apparatus, the process for transmitting the data D1, D2 and D3 can be completed by performing steps 1 to 14.

Gemäß einem Merkmal der ersten bevorzugten Ausführungsform erfasst die Datenübertragungsvorrichtung 41 die Daten auf dem externen Bus 5 und ein Teil der Gesamtheit der zu übertragenden Daten wird vorab in der Datenübertragungsvorrichtung 41 gespeichert, und nur die in dem externen Speicher 4 verbleibenden Daten werden durch Zugreifen auf den externen Speicher 4 erhalten, wodurch die Daten bei einer niedrigfrequenten Verwendung des externen Busses 5 zu dem externen Ziel 2 übertragen werden können. Weiterhin kann auch in dem Fall, in welchem der Datenübertragungsvorrichtung 41 erlaubt wird, den externen Bus 5 mit einer niedrigeren Frequenz zu verwenden, eine hohe Datenübertragungseffizienz erhalten werden. Und da dem Prozessor 3 erlaubt ist, den externen Bus zu verwenden, ohne häufige Unterbrechung infolge der Verwendung durch die Datenübertragungsvorrichtung 41 kann die Beeinträchtigung der Effizienz des Prozessors während des Vorgangs der Datenübertragung vermieden werden.According to a feature of the first preferred embodiment, the data transmission device 41 detects the data on the external bus 5, and a part of the total of the data to be transmitted is stored in advance in the data transmission device 41, and only the data remaining in the external memory 4 is obtained by accessing the external memory 4, whereby the data can be transmitted to the external destination 2 with a low frequency use of the external bus 5. Furthermore, even in the case where the data transmission device 41 is allowed to use the external bus 5 at a lower frequency, high data transfer efficiency can be obtained. And since the processor 3 is allowed to use the external bus without frequent interruption due to use by the data transfer device 41, the deterioration of the efficiency of the processor during the process of data transfer can be avoided.

Da die Datenübertragungsvorrichtung 41 mit der Datenspeichervorrichtung 42 und einem Adressgenerator 9 versehen ist, können weiterhin auch, obwohl die zu übertragenden Daten auf dem externen Bus 5 nicht in der zu übertragenden Reihenfolge geholt werden, die Daten zu dem externen Ziel 2 in der richtigen Reihenfolge der Datenübertragung übertragen werden.Furthermore, since the data transmission device 41 is provided with the data storage device 42 and an address generator 9, even though the data to be transmitted on the external bus 5 is not fetched in the order to be transmitted, the data can be transmitted to the external destination 2 in the correct order of data transmission.

Obwohl das zu einem Zeitpunkt übertragbare Datenvolumen infolge des Volumens des Speicherbereiches in der Speichervorrichtung 42 beschränkt ist, besteht weiterhin bei dieser dritten Ausführungsform, verglichen mit der ersten Ausführungsform, ein Vorteil, dass in dem Fall, in welchem das zu übertragende Datenvolumen innerhalb eines vorbestimmten Bereiches davon ist, auf den Adress- Speicherabschnitt verzichtet werden kann, um die Hardware zu verringern.Furthermore, in this third embodiment, although the volume of data transferable at one time is limited due to the volume of the storage area in the storage device 42, there is an advantage, as compared with the first embodiment, that in the case where the volume of data to be transferred is within a predetermined range thereof, the address storage section can be omitted to reduce the hardware.

Zusätzlich kann, obwohl der Adressgenerator 9 Adressen durch Erhöhen von dem in dem unteren Begrenzungsregister 7b eingetragenen unteren Grenzwert bis zu dem in dem oberen Begrenzungsregister 7a eingetragenen oberen Grenzwert jeweils um Eins erzeugt, im Gegensatz zu diesem Beispiel die Adresse durch Verringern von dem in dem oberen Begrenzungsregister 7a eingetragenen oberen Grenzwert bis zu dem in dem unteren Begrenzungsregister 7b eingetragenen unteren Grenzwert jeweils um Eins erzeugt werden.In addition, although the address generator 9 generates addresses by increasing from the lower limit value registered in the lower limit register 7b to the upper limit value registered in the upper limit register 7a by one each, in contrast to this example, the address can be generated by decreasing from the upper limit value registered in the upper limit register 7a to the lower limit value registered in the lower limit register 7b by one each each.

Wie oben beschrieben, erfasst die Datenübertragungsvorrichtung erfindungsgemäß die Daten auf dem externen Bus und ein Teil oder die Gesamtheit der zu übertragenden Daten werden vorab in der Datenübertragungsvorrichtung gespeichert und nur die in dem externen Speicher verbleibenden Daten werden durch Zugreifen auf den externen Speicher erhalten, wodurch die Daten bei einer wenig häufigen Verwendung des externen Datenbusses zu dem externen Ziel übertragbar sind. Weiterhin kann auch in dem Fall, in welchem einer Datenübertragungsvorrichtung erlaubt ist, den externen Bus mit einer niedrigen Häufigkeit zu benutzen, eine hohe Datenübertragungseffizienz erhalten werden. Und da dem Prozessor erlaubt ist, den externen Bus ohne häufige Unterbrechungen infolge der Verwendung der Datenübertragungsvorrichtung zu nutzen, kann eine Beeinträchtigung der Effizienz des Prozessors während der Verarbeitung der Datenübertragung vermieden werden.As described above, according to the invention, the data transmission device detects the data on the external bus, and a part or the whole of the data to be transmitted is stored in advance in the data transmission device, and only the data remaining in the external memory is obtained by accessing the external memory, whereby the data is transmittable to the external destination with a low frequency of use of the external data bus. Furthermore, even in the case where a data transmission device is allowed to use the external bus with a low frequency, high data transmission efficiency can be obtained. And since the processor is allowed to use the external bus without frequent interruptions due to the use of the data transmission device, deterioration of the efficiency of the processor during processing of the data transmission can be avoided.

Claims

1. Data transmission system, with a memory (4) for storing data, a processor (3) for processing data stored in the memory (4), a data transmission device (1; 31; 41) for transmitting data generated by the processor (3) to an external location (2), and a common bus (5) for connecting the memory (4), the processor (3) and the data transmission device (1; 31; 41), the data transmission device (1; 31; 41) having a data line device (6; 32) with a parameter storage section (7; 33, 34),

characterized in that the parameter storage section (7; 33, 34) is designed to store parameters which represent the data transfer areas of the memory (4) and which are set by the processor (3) before the generation of the data to be transferred, that the data line device (6; 32) includes an address comparison section (8; 35) by means of which the data line device (6; 32) is able to monitor the common bus (5) to determine whether addresses of the data on the common bus (5) belong to data transfer areas which are represented by the parameters stored in the parameter storage section (7; 33, 34) of the data line device (6; 32), and that the data transmission device (1; 31; 41) further comprises:

(a) a data storage device (10; 36; 42) for storing data to be transmitted; and

(b) a bus control unit (11; 39; 45) for writing data present on the common bus (5) into the data storage device (10; 36; 42) in response to the detection of the addresses by the address comparison section (8; 35) of the data line device (6; 32), and for transmitting data to the external location (2).

2. Data transmission system according to claim 1, characterized in that the bus control unit (11; 39; 45) further comprises means for transferring the data stored in the data storage device (10; 36; 42) to the external location (2) in the case where data to be transferred exists in the data storage device (10; 36; 42).

3. Data transmission system according to claims 1 or 2, wherein the data line device (6) further comprises means (9) for generating addresses of data in the memory (4) using parameters, characterized in that the bus control unit (11; 45) further comprises means for reading data stored in the memory (4) using addresses generated in the address generator (9) of the data line device (6; 32) in the case where no data to be transmitted exists in the data storage device (10; 36; 42).

4. Data transmission system according to claims 1 or 2, characterized in that the data line device (32) has a first parameter storage section (33) for storing address data after the data to be transmitted and for storing the transmission order of the data, and a second parameter storage section (34) for storing address data before the data to be transmitted, wherein in the case in which the data corresponding to the address stored in the second parameter storage section (34) is present in the data storage device (36), the data storage device (36) sends out the data, and wherein, on the other hand, in the case in which the data corresponding to the address stored in the second parameter storage section (34) is not present in the data storage device (36), the bus control unit (39) accesses the memory (4) depending on the address stored in the second parameter storage section (34) and the address read from the first parameter storage section (33). read address so that the data is sent out by the bus control unit (11).

5. Data transmission system according to one of claims 1 to 4, characterized in that the data storage device (10; 36; 42) contains:

(a) a data storage section (10c; 38; 44) for storing data to be transmitted, in which the bus control unit (11; 39; 45) writes data on the common bus (5) in response to the detection of an address by the data line device (6; 32) and

(b) a validity bit storage section (10b; 37; 43) for reflecting the validity of the data in the data storage section (10c; 37; 43) which the bus control means (11; 39; 45) sets together with the storage of data in the data storage section (10c; 38; 44).

6. Data transmission system according to claim 5, characterized in that the data storage device (10) further comprises:

(a) an address storage section (10a) for storing addresses of data to be transmitted in the memory (4), in which the bus control unit (11) writes addresses of the common bus (5) together with data for the data storage section (10c), or the validity bit in the validity bit storage section (10b), in response to the detection of an address by the data line device (61; and

(b) means for searching addresses generated by the address generator (9) in the address storage section (10a) in order to transfer data into the data storage section (10c) corresponding to these addresses.

7. Data transmission system according to claim 6, characterized in that the bus control unit (11; 45) further comprises:

(a) means for transferring data from the data storage section (10c; 44) to the external location (2) with the address generated by the address generator (9) if the corresponding bit in the valid bit storage section (10b; 43) is valid; and

(b) means for accessing the memory (4) with the address generated by the address generator (9) when the corresponding bit in the valid bit storage section (10b; 43) is invalid, thereby transferring the obtained data to the external location (2).

8. Method for transmitting data generated in a processor (3) and stored in a memory (4) to an external location (2), by means of a data transmission device (1, 31; 41) including a data line device (6; 32) with a parameter storage section (7; 33, 34), wherein a common bus (5) connects the processor (5), the memory (4) and the data transmission device (1; 31; 41),

characterized by the steps:

(a) setting parameters in the parameter storage section (7; 33, 341) which represent data transfer areas before the generation of the data to be transferred in the processor (3),

(b) monitoring the common bus (5) by means of an address comparison section (8; 35) of the data line device (6; 32) to determine whether the address of the data on the common bus (5) appearing data belong to the data transfer areas;

(c) writing the data appearing on the common bus (5) into a data storage device (10; 36; 42) which is part of the data transmission device (1; 31; 41) in response to the detection of an address by the address comparison section (8; 35); and

(d) transferring the data stored in the data storage device (10; 36; 42) to the external location (2).

9. Method according to claim 8,

characterized by the steps:

(a) generating addresses of data to be transmitted by means of an address generator (9); and

(b) obtaining the data to be transferred from the memory (4) in the case that no data to be transferred exists in the data storage device (10; 36; 42).

10. Process according to claims 8 or 9,

characterized by: monitoring the common bus (5) by the step of comparing the addresses on the common bus (5) with the parameters stored in the parameter storage section (7; 33) of the data line device (6; 32).

11. Method according to one of claims 8 to 10, characterized in that the step of writing data appearing on the common bus (5) further includes the step of: writing an address into an address storage section (10a) and a validity bit (10b) of data appearing on the common bus (5) together with the data, both sections (10a, 10b) being part of the data storage device (10).

12. The method according to claim 11, characterized in that the step of transferring data further comprises the step of: searching for data to be transferred using an address stored in the address storage section (10a) and a validity bit stored in the validity bit section (10b) of the data written in the data storage device (10).

13. A method according to claim 8 or 9, characterized in that the step of monitoring the common bus (5) further comprises the step of: comparing addresses on the common bus (5) with the transfer range of the data using these parameters stored in the parameter storage section (7; 33; 34) to calculate the transfer order of the data, and that the step of writing the data appearing on the common bus (5) further comprises the step of: writing a validity bit of the data appearing on the common bus (5) together with the data in the data storage device (36) using the transfer order as an address in the data transmission device (31).

14. The method of claim 13, characterized in that the step of transmitting the data further comprises the step of: searching for data to be transmitted using the valid bit of the data stored in the valid bit section (37) of the data storage device (36).