JPH09505703A

JPH09505703A - Coder switching device for satellite receiver

Info

Publication number: JPH09505703A
Application number: JP7515017A
Authority: JP
Inventors: シドニースチユワート，ジヨン
Original assignee: Thomson Consumer Electronics Inc
Current assignee: Technicolor USA Inc
Priority date: 1993-11-22
Filing date: 1993-11-22
Publication date: 1997-06-03
Anticipated expiration: 2018-02-24
Also published as: MY111914A; DE69332701D1; JP3380252B2; DE69332701T2

Abstract

(57)【要約】衛星信号受信機は入力復調器とそれに続くビタビ・デコーダおよびリード−ソロモン・デコーダを含んでいる。受信信号は、誤りを表わす情報を含み且つ衛星送信信号の電力レベルの関数である誤り訂正コード率を呈する情報でもってエンコードされている。復調器は受信信号との同期の存在、不存在を表わす制御信号と信号品質（例えば、信号−ノイズ比）を表わす制御信号を発生する。リード−ソロモン・デコーダは、誤り検出および訂正が適正に行われているか否かを表わす制御信号を発生する。これらの制御信号は制御回路網によって感知されて、必要があればビタビ・デコーダのコード率を変更する。 (57) Summary A satellite signal receiver includes an input demodulator followed by a Viterbi decoder and a Reed-Solomon decoder. The received signal is encoded with information that represents the error and that exhibits an error correction code rate that is a function of the power level of the satellite transmitted signal. The demodulator generates a control signal that indicates the presence or absence of synchronization with the received signal and a control signal that indicates signal quality (eg, signal-noise ratio). The Reed-Solomon decoder produces a control signal which indicates whether the error detection and correction is done properly. These control signals are sensed by the control circuitry to change the Viterbi decoder code rate if necessary.

Description

【発明の詳細な説明】衛星受信機のコード率切換え装置産業上の利用分野本発明は、デジタル衛星通信システムの分野に関するものであり、特に、このようなシステムにおける受信機の誤り訂正装置に関するものである。発明の背景一般に、衛星は送信機からのオーディオ、ビデオ、あるいはデータ情報を表わす信号を受信する。そして衛星はこの信号を増幅し、指定された周波数および帯域幅の通信チャンネルを経て受信機に向けて放送する。通信チャンネルは、チャンネル自体内のノイズあるいは外部源のノイズによる誤り（エラー）を受け易いため、誤り訂正が望ましい。誤りを減少あるいは除去する１つの技法としてフォワード誤り訂正（ＦＥＣ）がある。この技法は、本来の情報と共にある大きさの特別な情報を送るものである。誤りが生ずると、受信機は送信機と余分な通信を行うことなく誤りを突き止め、訂正するためにこの特別な情報を使用する。フォワード誤り訂正システムで広く使用されている２つの形式のものはたたみこみコーディングとブロックコーディングを採用している。たたみこみコーディングはエンコーダに直列に且つ連続して伝送されるデータの連続体に作用する。たたみこみエンコーダは、そのときのデータとある量の先のデータとを分析する。エンコーダは誤り訂正データをそのときのデータに加え、それによって新しいデータ信号を作りだす。次いでシステムは新しいデータの連続ストリームを、高速で、すなわちより多くのデータをより高速で、あるいは長い期間にわたってより多くのデータを出力する。受信機は、送信機によって使用されたたたみこみ誤りコーディング法を用いてエンコードされた信号を分析するように条件付けられている。リード−ソロモン（Ｒｅｅｄ−Ｓｏｌｏｍｏｎ）コーディングのようなブロックコーディングは、付加誤り訂正データを具えたデータ信号を指定されたアルゴリズムを使用してエンコードする。リード−ソロモン・エンコーダでは、通常、データは使いやすい寸法の等しい大きさのユニットまたはブロックに分割される。リード−ソロモン・アルゴリズムを使用する場合、これらのブロックは、データ自身に基づくある態様でこのブロックに付加されたデータをもっている。これらの処理によって元来のデータに似ているかあるいは似ていない多少大きな寸法の新しいブロックが生成される。しかしながら、使用されたコーディング技法を理解した受信機によって、たとえデータ中に誤りが生成されてもデータの新しいブロックは分析され、元のデータが引き出される。誤りコーディングの各形式は、エンコーダに入力するビット数をそのエンコーダから出力するビット数で除した数に基づく関連するコード率（ｃｏｄｅｒａｔｅ）をもっている。従って、もし７５０ビットのデータが入力し、２５０ビットの誤り訂正コードが付加され、１０００ビット（７５０＋２５０）が出力すると、コード率は３／４（７５０／１０００）コード率であると称され、装置は３／４誤り訂正コード率で動作すると称される。これは率３／４フォワード誤り訂正と称されることもある。逆の動作が行われても、これらの同じ率はデコーダで使用される誤りでコーディング率を示す。例えば１０００ビットのデータが入力されると、そのうちの２５０ビットが誤り訂正コードであり、残りの７５０ビットがデータである。２５０ビットの誤り訂正コードはデータ信号から取り除かれ、データ信号中の誤りを検出し、訂正するために使用される。残りの７５０ビットのデータが出力される。このデコーダは３／４誤り訂正でコーディング率で動作すると称される。データ信号中にエンコードされる誤り訂正情報の量は、一部は衛星の動作に依存している。例えば、衛星放送システムは低および高の２つの電力モードで動作する。高電力モードでは、衛星によって受信され、送信される信号は強い。その結果、受信信号の質は改善され、所望の品質をもったデータを得るのに要する誤り訂正コーディングは少なくてすむ。例えば、高電力では、送信されたデータは約２５％の誤り訂正データと７５％の使用可能なデータからなる。同様に、衛星が低電力で動作するときは、送信され、受信された信号は弱い。そのため、所望の品質のデータを得るのに追加の誤り訂正データを必要とする。例えば、低電力では、送信されたデータの約４０％が誤り訂正データで、約６０％が使用可能なデータである。好ましい誤り訂正コーディング率は送信された使用可能なデータを最大にし、誤り訂正データを最小にする。送信された信号中に含まれている誤り訂正データが不充分であると、たとえ受信機でその信号を受信しても、その信号を信頼性をもって受信することはできない。もし、誤り訂正データが過剰に含まれていると、信号を正しく受信することができるが、誤り訂正データが衛星の送信電力に整合している場合よりも実際のデータ用として使用できる出力信号の割合は少なくなる。発明の概要本発明の原理によれば、誤り訂正コーディング率（ｃｏｄｉｎｇｒａｔｅ）を衛星のそれぞれの電力レベルに整合させることが望ましいことが判った。従って、誤り訂正コーディング率は衛星のそれぞれの電力レベルの関数であり、このコーディング率は受信機へ直接連絡することなく変更可能である。受信機は誤り訂正コード率が送信機側で変更されたことを感知し、それに応答して受信機で使用される誤り訂正でコーディング率を修正する。図面の簡単な説明図面において、図１は本発明による装置を含む衛星の送受信システムのブロック図である。図２は本発明による復調器／フォワード誤り訂正ユニットを含む図１の受信機の一部をブロックの形で示した図である。図３は図２に示す装置の制御時に生ずる一連の事象を理解するのに有効なフローチャートである。図４は図２の装置の制御時に生ずる他の一連の事象を理解するのに有効なフローチャートである。図面の詳細な説明図１のシステムは信号源１４（例えばテレビジョン信号源）からのデータを処理してそれを衛星１３に送信する送信機１を含んでいる。衛星１３は信号を受信し、その信号を受信機１２に向けて放送する。送信機１はエンコーダ２、変調器／フォワード誤り訂正器（ＦＥＣ）３、アップリンクユニット４を含んでいる。エンコーダ２は信号源１４からの信号をＭＰＥＧのような予め定められた基準に従って圧縮し、エンコード（符号化）する。ＭＰＥＧは、デジタル記憶媒体に記憶された動画および関連するオーディオのコード化表示用の国際規格機構の動画の専門家グループ（ＭｏｖｉｎｇＰｉｃｔｕｒｅＥｘｐｅｒｔＧｒｏｕｐｏｆｔｈｅＩｎｔｅｒｎａｔｉｏｎａｌＳｔａｎｄａｒｄｓＯｒｇａｎｉｚａｔｉｏｎ）によって開発された国際規格である。エンコーダ２からのエンコード化された信号は変調器／フォワード誤り訂正器（ＦＥＣ）３に供給され、該変調器／フォワード誤り訂正器３は誤り訂正データをもった信号をエンコードする。そして４相シフトキード（ＱｕａｔｅｒｎａｒｙＰｈａｓｅＳｈｉｆｔｅｄＫｅｙ（ＱＰＳＫ））は、エンコードされた信号を変調して搬送波に乗せる。たたみこみコーディング、ＲＳブロックコーディングは共に変調器／フォワード誤り訂正器３のブロックで行われる。アップィンクユニット４は圧縮され、エンコードされた信号を衛星１３に向けて送信し、該衛星１３はその信号を選択された地理的受信領域に向けて放送する。この実施例では、衛星１３はチャンネル容量と送信電力との妥協である２つのモードで動作する。第１のモードでは、衛星１３は例えば１６チャンネルを各々１２０ワットで送信する。第２のモードでは、衛星１３は８チャンネルを各々２４０ワットで送信する。衛星１３から送信された信号は所謂上置き（セットトップ）形の受信機１２、例えばテレビジョン受像機１１の上に載置されるインタフェース装置の入力に結合されたアンテナ５によって受信される。受信機１２は、信号を復調し、誤り訂正データをデコードする復調器／フォワード誤り訂正（ＦＥＣ）デコーダ７、該復調器／ＦＥＣデコーダ７と相互に作用して動作するマイクロプロセッサ６、および信号の内容、すなわちオーディオ情報かビデオ情報かによってデコーダユニット９内の適当なデコーダに信号を移送するトランスポート（伝達装置）８を含んでいる。トランスポート８は復調器／ＦＥＣデコーダ７からの訂正されたデータのパケットを受信し、各パケットをさらに厳しくチェックしてその宛て先を決定する。デコーダユニット９内のデコーダは信号をデコードし、もし使用されておれば付加された移送データを取り除く。ＮＴＳＣエンコーダ１０は、デコードされた信号を標準のＮＴＳＣ家庭用テレビジョン受像機１１中の信号処理回路で使用するのに適したフォーマットにエンコードする。図２を参照すると、復調器／ＦＥＣデコーダ７はアンテナ５で受信したデータ信号を受入れ、復調し、デコードする。この復調器／ＦＥＣデコーダユニット７は、すべて通常の設計のもので、図示のように配列されたチューナ２４、４相シフトキード（ＱＰＳＫ）復調器２５、ビタビ（Ｖｉｔｅｒｂｉ）たたみこみデコーダ２６、デインタリーバ２７、およびリード−ソロモン（ＲＳ）デコーダ２８を含んでいる。チューナ２４はアンテナ５からの入力信号を受信する。ユーザによるチャンネルの選択に基づいて、例えばマイクロプロセッサからなる制御ユニット６はチューナ２４に周波数信号を送る。この信号によってチューナ２４を適当なチャンネルに同調させ、マイクロプロセッサ６からチューナ２４に送られた同調周波数に応答して受信信号を周波数を低い方に変換する。チューナ２４からの出力信号はＱＰＳＫ復調器２５に供給される。ＱＰＳＫ復調器２５は同調チャンネルにロック（同期）し、変調された信号を復調し、復調された信号の品質を表わす信号を発生する。復調器２５は受信データ信号の誤り訂正コード率には無関係に変調された入力データ信号を復調する。復調器２５中の位相ロックドループ回路は、周知の技術を用いて復調器２５の動作を入力信号に同期させる。復調器２５は、該復調器２５が入力信号に同期しているか否かを表わす復調器ロック出力制御信号を発生し、この信号をマイクロプロセッサ６の蓄積レジスタに供給する。復調器２５からの出力復調データ信号はビタビ・デコーダ２６に供給される。復調器２５はまた出力信号の品質信号を発生する。この信号は衛星から送信された信号の受信信号の品質を表わし、受信信号の信号−ノイズ比に関連している。各種のノイズ源は、雨によるフェージングと同様に受信信号の品質に悪影響を与える。復調器２５として使用するのに適したＱＰＳＫ復調器は、アメリカ合衆国メリーランド州ジャーマンタウンにあるヒューズネットワークシステム（ＨｕｇｈｅｓＮｅｔｗｏｒｋＳｙｓｔｅｍ）から形番１０１６２１２の集積回路として、およびアメリカ合衆国カリフォルニア州サンディエゴにあるコムストリームコーポレーション（ＣｏｍｓｔｒｅａｍＣｏｒｐｏｒａｔｉｏｎ）から形番ＣＤ２０００として市販されているものがある。デコーダ２６は復調器２５からの復調された信号中のビットの誤りをデコードし、訂正するためにビタビ・アルゴリズムを使用している。デコーダ２６は、復調された信号を有効にデコードするために、周知のようにその動作を入力する復調された信号と同期させるための内部回路網を含んでいる。デコーダ２６は、送信機で与えられた誤り訂正コーディング率に相当する２個の誤り訂正デコーディング率の１つで動作する。衛星１３が低電力モードで動作しているときは、送信された信号は率２／３誤り訂正コードを使用している。衛星１３が高電力モードで動作しているときは、送信された信号は率６／７誤り訂正コードを使用している。マイクロプロセッサ６中の制御ユニット２２によって発生されたコード率制御信号は、デコーダ２６がどの誤り訂正コード率を使用すべきかを指示する。コード率制御信号は、デコーダ２６で使用されるコード率を変化しないままに維持すべきであることを示す１つの論理レベルと、デコーダ２６で他のプログラムされたコード率に切り換える他の論理レベルとを有する２進信号でよい。コード率制御信号は、デジタル比較器２３からの出力信号に応答して制御ユニット２２によって供給される。比較器２３は、後程説明する例えば信号の品質およびブロック誤りのような入力制御信号の論理状態の関数としての出力論理状態を与える。これらの信号は比較器２３によってモニタされる蓄積レジスタに供給される。デコーダ２６が復調されたデータ信号をデコードし、誤り訂正を行った後、デコードされたデータ信号はデインタリーバ２７に供給される。デインタリーバ２７はデータ信号の順序をその元のシーケンスに戻し、周知の技法に従ってリード−ソロモン・ブロック（ＲＳブロック）を形成する。この目的のためにデインタリーバ２７は各ＲＳブロックの開始時にエンコーダによって挿入された８ビット同期ワードに依存し、これによってＲＳブロックを同期化する。デインタリーブされた信号はリード−ソロモン（ＲＳ）デコーダ２８に供給される。ＲＳデコーダ２８は、例えば１３０／１４６のデコード率を使用してＲＳブロックをデコードし、ブロック内のバイトの誤りを訂正する。各リード−ソロモン・ブロックに付加された８ビット同期バイトワードは各リード−ソロモン・ブロックの開始を容易に位置付けすることができる。１３０／１４７の有効ＲＳデコード率はこの付加された同期ワード使用によるものである。この８ビット同期バイトワードはリード−ソロモン・デコーディングの前にデインタリーバ２７によって取り除かれ、そのためブロック当たり１４６バイトのみがＲＳデコードされる。ＲＳデコーダ２８は、また、ブロック中の誤りの数がＲＳコードの訂正容量を超過すると誤り検出を行う。例えば、ＲＳデコーダ２８はブロック内で最大８バイトの誤りを訂正することができる。もし８バイト以上の誤りが検出されると、ＲＳデコーダ２８は、例えば訂正可能な数以上の誤りが存在することを示す高論理レベルをもった２進信号を伴った出力ブロック誤り信号を発生する。訂正不可能なＲＳブロックは捨てられ、使用されない。ＲＳブロックが予め決められた８バイトパラメータ以内でＲＳデコードが可能であれば、デコードされた信号はトランスポート８に供給される。ビタビ・アルゴリズムたたみこみデコーダとそれに後続するＲＳデコーダとの図示の組合わせは、特に衛星伝送に通常付帯する誤り率および信号／ノイズの環境の下で、極めて良好な誤り検出／訂正の結果が得られることが判った。送信機（図１のユニット３）は受信機の復調器／デコーダ７に変更を通知することなく随時誤り訂正コード率を変更することができる。この実施例では、システムは２個（ビタビ（Ｖｉｔｅｒｂｉ））およびＲＳ）誤り訂正コード率、すなわち低衛星電力では２／３×１３０／１４７、および高衛星電力では６／７×１３０／１４７を維持している。電力モードが切り換えられると、誤り訂正コード率も切り換えられる。受信機におけるＲＳデコーダ２８の誤り訂正コード率は一定値（１３０／１４７）にあるので、ビタビ・デコーダの誤り訂正デコーディング率のみがあるプログラムされた率から他の率（２／３から６／７へ、あるいはその逆に６／７から２／３）へ切り換えによって変更される。ビタビ・デコーダ２６で使用される誤り訂正デコード率は、マイクロプロセッサ６によって供給されるコード率制御信号を使用して変更される。マイクロプロセッサ６は、ＲＳデコーダ２８からのブロック誤り信号の状態に応答してコード率信号の状態を設定する。マイクロプロセッサ６は後程説明するように復調器２５からの信号にも応答してコード率信号の状態を決定する。各種の状態は受信機の誤り訂正デコード率を不確かなものにする可能性がある。例えば、システムが１つの誤り訂正デコード率を使用して動作しているときに、その率が送信機で切り換えられることがあり、あるいはチャンネルが誤り訂正率が未知のチャンネルに変更されることがある。この発明によれば、正しくない誤り訂正デコード率の使用が検出され、その誤り訂正デコード率が変更される。これは、ブロック誤り信号によって指示されるＲＳデコーダ２８によるデコーディングの結果を分析することによって達成される。これは、ＲＳデコーダ２８からのブロック誤り信号によって決定されるＲＳデコーディングの結果に関して、ＱＰＳＫ復調器２５によって決定されるデータ信号の品質を分析することによっても達成される。いずれの場合も、復調器２５はそれ自体入力データ信号に同期する。受信した衛星信号の電力レベルおよび誤り訂正コード率は復調器２５に対してはそのまま通過し得る（ｔｒａｎｓｐａｒｅｎｔ：透明である）。従って、復調器２５は常に受信データ信号を復調しようと試み、また復調された信号をビタビ・デコーダ２６に供給する。ビタビ・デコーダ２６からのデコードされた信号はデインタリーバ２７を介してＲＳデコーダ２８に供給される。デコーダ２６がデータ信号をデコードするために適当な誤り訂正デコード率を使用していると、デインタリーバ２７およびリード−ソロモン・デコーダ２８は正常に動作する。このような場合、ブロック誤り信号は所定の状態、例えば正常のデコーディングを示す論理“低”レベルを示す。もしデコーダ２６が所定の入力信号に対して正しくない誤り訂正コードを使用していると、デコーダ２８は正常の出力を供給する可能性はない。このような場合、ブロック誤り信号は異なる状態、例えばＲＳデコーダ２８からの異常な出力を示す論理“高”レベルを示す。いずれの場合も、ビタビ・デコーダ２６によって使用される誤り訂正コードを変更すべきか否かを決定するためにブロック誤り信号が分析される。図３は、例えば誤り訂正コード率が送信機で変更されたときに受信機で生ずる一連の事象を示すフローチャートである。この変更によって、変調器が新しい誤り訂正コード率へ切換えられるために、送信されたデータ信号に揺動が現れるようになる。揺動は雨によるフェージングや新しいチャンネルへの同調によっても生じる可能性がある。このような揺動によって受信機中のＱＰＳＫ復調器はデータ信号との同期がとれなくなる。図３を図２と共に参照すると、復調器２５とデータ信号との同期（ロック）がとれなくなると、復調器２５中の論理回路は、例えば同期が失われたことを示す高論理レベルの復調器ロック信号を発生する（ステップ３１）。復調器２５は、データ信号が適正な受信に充分な強度になるまで入力データ信号と再同期しようと試みる（ステップ３２と３３）。復調器２５が同期を回復すると、復調器ロック信号は、同期が確保されたことを示す低論理レベルを呈する。次いで、ビタビ・デコーダ２６は、コード率信号を使用してマイクロプロセッサ６によってデフォルト誤り訂正コード率にセットされる（ステップ３４）。デフォルトコード率は利用可能なコード率の予めプログラムされた１つである。復調器２５とデータ信号との同期が失われると、ビタビ・デコーダ２６に連携した同期回路は一般に復調器の出力からの信号に同期することができなくなる。その結果、ビタビ・デコーダ２６のコアに誤った情報が供給され、ビタビ・デコーダ２６は異常な信号を出力する。このような場合、デインタリーバ２７はＲＳブロックを整列させるために挿入された８ビット同期ワードを位置付けして主要することができない。そのためＲＳデコーダ２８はビタビ・デコーダ２６からの出力信号を適正にデコードすることができず、ブロック誤り信号のレベルはＲＳデコーダ２８による不適切なデコーディンゴウを示すことになる。復調器２５が同期を回復した後予め設定された期間、マイクロプロセッサ６はブロック誤り信号を検査する（ステップ３５）。ブロック誤り信号の状態（低）が正常なデコーディングを示すと、ビタビ・デコーダ２６によって使用される（ｄｅｆａｕｌｔ：デフォルト）誤り訂正コード率は送信されたコード率に対応すると仮定する（ステップ３９）。反対に、ブロック誤り信号が異常なデコーディングを示す他の状態（高）を示すと、ビタビ・デコーダ２６の誤り訂正コード率は正しくないと仮定する。これは、もしビタビ・デコーダ２６が正しくない誤り訂正コード率を使用していると、ＲＳデコーダ２８は正しいＲＳブロックデコーディングを行うことができなくなるからである。そこでマイクロプロセッサ６は、ビタビ・デコーダ２６の誤り訂正コード率は変更されるべきであることを示す状態をもったコード率（ＣｏｄｅＲａｔｅ）信号を供給する（ステップ３７）。ブロック誤り（ＢｌｏｃｋＥｒｒｏｒ）信号はマイクロプロセッサ６の比較器２３によって予め定められた期間検査される。ビタビ誤り訂正コード率は、ブロック誤り信号がデータ信号が正常にデコードされることを示す状態を呈するまで利用可能な誤り訂正コード間で切り換えられる。新しいチャンネルへの同調によって復調器２５が必ずしも同期を失う結果になるとは限らない。もしチャンネルの変更中に同期が失われると、ステップ３５、３７および３９を含む上述のプロセスが繰り返される。他の例として、ビタビ・デコーダ２６で誤った誤り訂正コード率が使用されているか否かを決定するために、ＱＰＳＫ復調器２５からの信号品質信号が使用されることがある。図４（図２も合わせて参照する）はこの場合に生ずる一連の事象を示す。図４でステップ４４、４５および４９はそれぞれ図３のステップ３４、３５および３９に対応している。図４はステップ４６、４７および４８が付加されている点で異なっている。ＱＰＳＫ復調器２５が最初データ信号と同期（ロック）していると、ビタビ・デコーダ２６は前述のようにデフォルトコード率にセットされる（ステップ４４）。次いでビタビ・デコーダ２６は復調されたデータ信号とそれ自身同期するように試みる。もし同期がとられると、デインタリーバ２７およびＲＳデコーダ２８はデコード可能な信号を受信する。次いでＲＳデコーダ２８は適正なデコーディングを示す低レベルのブロック誤り信号を発生する。マイクロプロセッサ６はこの低レベルブロック誤り信号を感知し、ビタビ・デコーダが適正な誤り訂正コード率を使用しているか否かを決定する（ステップ４９）。これとは反対に、もしビタビ・デコーダ２６がデータ信号と同期することができなければ、デインタリーバ２７およびＲＳデコーダ２８はビタビ・デコーダ２６からデコード不能のデータ信号を受信する。そのときデインタリーバ２７およびＲＳデコーダ２８はデータ信号に対して適正に動作することができなくなり、ＲＳデコーダ２８はこの状態を表わす高レベルのブロック誤り信号を発生する。マイクロプロセッサ６は（比較器２３を介して）ＱＰＳＫによって供給された信号品質信号を感知する（ステップ４６）。信号品質信号が高レベルであると、ＲＳデコーダ２８はデータ信号のデコードが可能であったことを示し、マイクロプロセッサ６はビタビ・デコーダ２６に誤り訂正コード率を切り換えるように指示するコード率信号を発生する（ステップ４７）。もし信号品質信号が低レベルであると、たとえビタビ・デコーダ２６が適正な誤り訂正コード率を使用していても、ＲＳデコーダ２８は充分にデコードされた信号を生成することができないことを指示し、マイクロプロセッサ６はビタビ・デコーダ２６の誤り訂正コード率を変化させない。この状態は例えば雨フェージングの結果として生じる。このときマイクロプロセッサ６はブロック誤り信号をサンプリングする前に指定された期間中待機し（ステップ４８）、デコーダ２６がそのときの誤り訂正コード率に同期する時間を与える。もしブロック誤り信号が（不適切なデコーディングを示す）高レベルに留まっていると、マイクロプロセッサ６は再度信号品質信号をサンプリングする。ブロック誤り信号によって適正なデコーディングが指示されるまでの所定の期間において、マイクロプロセッサ６はブロック誤り信号を数回サンプリングする。図４に示すように、マイクロプロセッサ６はブロック誤り信号と信号品質信号の双方をサンプリングし続け、ビタビ・デコーダ２６に誤り訂正コード率を変更するように指示するか、あるいはブロック誤り信号が適正なデコーディングであることを示す低レベルを示すまでの指定された期間中待機する。次の表は信号品質信号およびブロック誤り制御信号の可能な状態（レベル）に関する上述の状態を要約したものである。ビタビ・デコーダ２６は、特定のシステムの要求に基づいて２つの誤り訂正コード率以上に応答して動作することができる。同様に、上述の制御信号は特定の状態あるいは高論理レベルあるいは低論理レベルをもった値を指示することができる。ビタビ・デコーダおよびリード−ソロモン・デコーダ以外のエンコーダおよびデコーダ回路網を本発明を構成する装置で使用することもできる。Description: FIELD OF THE INVENTION The present invention relates to the field of digital satellite communication systems, and in particular to a receiver error correction device in such a system. Is. Background of the Invention Generally, satellites receive signals representing audio, video, or data information from a transmitter. The satellite then amplifies this signal and broadcasts it to the receiver via a communication channel of specified frequency and bandwidth. Error correction is desirable because communication channels are susceptible to errors due to noise within the channel itself or noise from external sources. Forward error correction (FEC) is one technique for reducing or eliminating errors. This technique sends a certain amount of special information along with the original information. When an error occurs, the receiver uses this extra information to locate and correct the error without extra communication with the transmitter. Two widely used forms of forward error correction systems employ convolutional coding and block coding. Convolutional coding operates on a continuum of data that is transmitted serially and continuously to the encoder. The convolutional encoder analyzes the current data and a certain amount of previous data. The encoder adds the error correction data to the current data and thereby creates a new data signal. The system then outputs a continuous stream of new data at high speed, ie, more data, faster, or more data over a longer period of time. The receiver is conditioned to analyze the signal encoded with the convolutional error coding method used by the transmitter. Block coding, such as Reed-Solomon coding, encodes a data signal with additional error correction data using a specified algorithm. In a Reed-Solomon encoder, the data is typically divided into equally sized units or blocks of convenient size. When using the Reed-Solomon algorithm, these blocks have data attached to them in some way based on the data itself. These processes produce new blocks of somewhat larger size that may or may not resemble the original data. However, a receiver that understands the coding technique used analyzes the new block of data and derives the original data, even if errors are generated in the data. Each form of error coding has an associated code rate based on the number of bits input to the encoder divided by the number of bits output from the encoder. Therefore, if 750-bit data is input, a 250-bit error correction code is added, and 1000-bit (750 + 250) is output, the code rate is said to be 3/4 (750/1000) code rate. Are operated at a 3/4 error correction code rate. This is sometimes referred to as rate 3/4 forward error correction. Even if the reverse operation is performed, these same rates will indicate the coding rate with the error used at the decoder. For example, when 1000-bit data is input, 250 bits of the data are error correction codes and the remaining 750 bits are data. The 250 bit error correction code is stripped from the data signal and used to detect and correct errors in the data signal. The remaining 750-bit data is output. This decoder is said to operate at coding rate with 3/4 error correction. The amount of error correction information encoded in the data signal depends in part on the operation of the satellite. For example, satellite broadcast systems operate in two power modes, low and high. In high power mode, the signal received and transmitted by the satellite is strong. As a result, the quality of the received signal is improved and less error correction coding is needed to obtain the data with the desired quality. For example, at high power, the transmitted data consists of about 25% error correction data and 75% usable data. Similarly, when the satellite operates at low power, the transmitted and received signals are weak. Therefore, additional error correction data is needed to obtain the desired quality of data. For example, at low power, about 40% of the transmitted data is error correction data and about 60% is usable data. The preferred error correction coding rate maximizes the usable data transmitted and minimizes the error correction data. If the error correction data contained in the transmitted signal is insufficient, even if the receiver receives the signal, the signal cannot be reliably received. If the error correction data is included too much, the signal can be received correctly, but the output signal that can be used for actual data is more than that when the error correction data is matched with the transmission power of the satellite. The proportion will decrease. SUMMARY OF THE INVENTION In accordance with the principles of the present invention, it has been found desirable to match the error correction coding rate to the respective power level of the satellite. Therefore, the error correction coding rate is a function of the respective power level of the satellite, which coding rate can be changed without directly contacting the receiver. The receiver senses that the error correction code rate has changed at the transmitter side and, in response, modifies the coding rate with the error correction used at the receiver. BRIEF DESCRIPTION OF THE DRAWINGS In the drawings, FIG. 1 is a block diagram of a satellite transceiver system including a device according to the invention. 2 is a block diagram of a portion of the receiver of FIG. 1 including a demodulator / forward error correction unit according to the present invention. FIG. 3 is a flow chart useful for understanding the sequence of events that occur during control of the system shown in FIG. FIG. 4 is a flow chart useful for understanding another series of events that occur when controlling the apparatus of FIG. DETAILED DESCRIPTION OF THE DRAWINGS The system of FIG. 1 includes a transmitter 1 that processes data from a signal source 14 (eg, a television signal source) and transmits it to a satellite 13. The satellite 13 receives the signal and broadcasts the signal to the receiver 12. The transmitter 1 includes an encoder 2, a modulator / forward error corrector (FEC) 3, and an uplink unit 4. The encoder 2 compresses and encodes (encodes) the signal from the signal source 14 according to a predetermined standard such as MPEG. MPEG is an international standard developed by the Moving Picture Experts of the International Standards Organization of the International Standards Organization for coded representations of moving pictures and related audio stored on digital storage media. . The encoded signal from the encoder 2 is supplied to a modulator / forward error corrector (FEC) 3, which encodes the signal with error correction data. A four-phase shift keyed key (QPSK) modulates the encoded signal and places it on a carrier. Both convolutional coding and RS block coding are performed by the block of the modulator / forward error corrector 3. The uplink unit 4 transmits the compressed and encoded signal towards a satellite 13, which broadcasts the signal towards a selected geographical reception area. In this example, the satellite 13 operates in two modes, a compromise between channel capacity and transmit power. In the first mode, the satellite 13 transmits, for example, 16 channels at 120 watts each. In the second mode, satellites 13 transmit 8 channels at 240 Watts each. The signal transmitted from the satellite 13 is received by a so-called set-top receiver 12, for example an antenna 5 which is coupled to the input of an interface device mounted on the television receiver 11. The receiver 12 includes a demodulator / forward error correction (FEC) decoder 7 that demodulates a signal and decodes error correction data, a microprocessor 6 that interacts and operates with the demodulator / FEC decoder 7, and a signal It includes a transport 8 which transports the signal to the appropriate decoder in the decoder unit 9 depending on the content, ie audio information or video information. The transport 8 receives the packets of corrected data from the demodulator / FEC decoder 7 and more closely checks each packet to determine its destination. The decoder in the decoder unit 9 decodes the signal and removes the added transport data if used. The NTSC encoder 10 encodes the decoded signal into a format suitable for use in the signal processing circuitry in a standard NTSC home television receiver 11. Referring to FIG. 2, the demodulator / FEC decoder 7 receives, demodulates and decodes the data signal received by the antenna 5. The demodulator / FEC decoder unit 7 is of a conventional design and includes a tuner 24, a 4-phase shift keyed (QPSK) demodulator 25, a Viterbi convolutional decoder 26, and a deinterleaver 27 arranged as shown. , And a Reed-Solomon (RS) decoder 28. The tuner 24 receives an input signal from the antenna 5. Based on the channel selection by the user, the control unit 6, for example a microprocessor, sends a frequency signal to the tuner 24. This signal tunes the tuner 24 to the proper channel and converts the received signal to a lower frequency in response to the tuning frequency sent from the microprocessor 6 to the tuner 24. The output signal from the tuner 24 is supplied to the QPSK demodulator 25. The QPSK demodulator 25 locks to the tuning channel, demodulates the modulated signal and produces a signal representative of the quality of the demodulated signal. The demodulator 25 demodulates the input data signal modulated regardless of the error correction code rate of the received data signal. The phase locked loop circuit in demodulator 25 synchronizes the operation of demodulator 25 to the input signal using well known techniques. The demodulator 25 generates a demodulator lock output control signal indicating whether the demodulator 25 is synchronized with the input signal and supplies this signal to the storage register of the microprocessor 6. The output demodulated data signal from the demodulator 25 is supplied to the Viterbi decoder 26. The demodulator 25 also produces a quality signal of the output signal. This signal represents the received signal quality of the signal transmitted by the satellite and is related to the signal-to-noise ratio of the received signal. Various noise sources adversely affect the received signal quality as well as rain fading. A suitable QPSK demodulator for use as demodulator 25 is the integrated circuit of model number 1016212 from the Hughes Network System in Germantown, MD, USA, and Comstream in San Diego, CA, USA. It is commercially available as Model No. CD2000 from Corporation (Cormstream Corporation). Decoder 26 uses a Viterbi algorithm to decode and correct bit errors in the demodulated signal from demodulator 25. Decoder 26 includes internal circuitry for synchronizing its operation with the incoming demodulated signal, as is well known, in order to effectively decode the demodulated signal. The decoder 26 operates at one of two error correction decoding rates corresponding to the error correction coding rate provided at the transmitter. When the satellite 13 is operating in low power mode, the transmitted signal uses a rate 2/3 error correction code. When the satellite 13 is operating in the high power mode, the transmitted signal uses a rate 6/7 error correction code. The code rate control signal generated by the control unit 22 in the microprocessor 6 indicates which error correction code rate the decoder 26 should use. The code rate control signal has one logic level indicating that the code rate used in decoder 26 should remain unchanged, and another logic level that switches to another programmed code rate in decoder 26. It may be a binary signal with and. The code rate control signal is provided by the control unit 22 in response to the output signal from the digital comparator 23. The comparator 23 provides the output logic state as a function of the logic state of the input control signal, such as signal quality and block error, which will be described later. These signals are provided to a storage register which is monitored by the comparator 23. After the decoder 26 decodes the demodulated data signal and performs error correction, the decoded data signal is supplied to the deinterleaver 27. Deinterleaver 27 returns the order of the data signals to their original sequence and forms Reed-Solomon blocks (RS blocks) according to well known techniques. For this purpose, the deinterleaver 27 relies on the 8-bit sync word inserted by the encoder at the start of each RS block, thereby synchronizing the RS blocks. The deinterleaved signal is supplied to a Reed-Solomon (RS) decoder 28. The RS decoder 28 decodes the RS block using a decoding rate of 130/146, for example, and corrects the error of the byte in the block. The 8-bit sync byte word added to each Reed-Solomon block can easily locate the beginning of each Reed-Solomon block. The effective RS decoding rate of 130/147 is due to the use of this added sync word. This 8-bit sync byte word is stripped by deinterleaver 27 prior to Reed-Solomon decoding, so that only 146 bytes per block are RS decoded. The RS decoder 28 also performs error detection when the number of errors in the block exceeds the correction capacity of the RS code. For example, RS decoder 28 can correct up to 8 bytes of error in a block. If an error of 8 bytes or more is detected, the RS decoder 28 will generate an output block error signal with a binary signal having a high logic level indicating, for example, that there are more than a correctable number of errors. . Uncorrectable RS blocks are discarded and not used. If the RS block is RS-decodeable within a predetermined 8-byte parameter, the decoded signal is supplied to the transport 8. The illustrated combination of a Viterbi algorithm convolutional decoder followed by an RS decoder provides very good error detection / correction results, especially under the error rate and signal / noise environments typically associated with satellite transmission. I knew that. The transmitter (unit 3 in FIG. 1) can change the error correction code rate at any time without notifying the demodulator / decoder 7 of the receiver of the change. In this example, the system provides two (Viterbi) and RS error correction code rates, 2/3 × 130/147 at low satellite power and 6/7 × 1 30/147 at high satellite power. I am maintaining. When the power mode is switched, the error correction code rate is also switched. Since the error correction code rate of the RS decoder 28 in the receiver is a constant value (130/147), only the error correction decoding rate of the Viterbi decoder is different from the programmed rate to another rate (2/3 to 6 /). 7 or vice versa by switching from 6/7 to 2/3). The error correction decoding rate used in the Viterbi decoder 26 is modified using the code rate control signal provided by the microprocessor 6. Microprocessor 6 sets the state of the code rate signal in response to the state of the block error signal from RS decoder 28. The microprocessor 6 also determines the state of the code rate signal in response to the signal from the demodulator 25 as will be described later. Various conditions can make the error correction decoding rate of the receiver uncertain. For example, when the system is operating with one error correction decoding rate, that rate may be switched at the transmitter, or the channel may be changed to a channel with an unknown error correction rate. . According to the present invention, the use of an incorrect error correction decoding rate is detected and the error correction decoding rate is changed. This is accomplished by analyzing the result of decoding by the RS decoder 28 indicated by the block error signal. This is also achieved by analyzing the quality of the data signal determined by the QPSK demodulator 25 with respect to the result of the RS decoding determined by the block error signal from the RS decoder 28. In either case, demodulator 25 is itself synchronized with the input data signal. The power level and the error correction code rate of the received satellite signal can pass through the demodulator 25 as they are (transparent: transparent). Therefore, the demodulator 25 always attempts to demodulate the received data signal and supplies the demodulated signal to the Viterbi decoder 26. The decoded signal from the Viterbi decoder 26 is supplied to the RS decoder 28 via the deinterleaver 27. The deinterleaver 27 and the Reed-Solomon decoder 28 operate normally when the decoder 26 uses an appropriate error correction decoding rate to decode the data signal. In such a case, the block error signal exhibits a predetermined state, eg, a logic "low" level indicating normal decoding. If the decoder 26 uses an incorrect error correction code for a given input signal, the decoder 28 may not provide a normal output. In such a case, the block error signal exhibits a different state, eg, a logical "high" level indicating an abnormal output from RS decoder 28. In either case, the block error signal is analyzed to determine if the error correction code used by Viterbi decoder 26 should be modified. FIG. 3 is a flow chart showing a sequence of events that occur at the receiver when, for example, the error correction code rate is changed at the transmitter. This modification causes the modulator to switch to a new error correction code rate, which causes fluctuations in the transmitted data signal. Swing can also be caused by rain fading or tuning to a new channel. Such fluctuations cause the QPSK demodulator in the receiver to become out of sync with the data signal. Referring to FIG. 3 together with FIG. 2, when the demodulator 25 loses synchronization (lock) with the data signal, the logic circuit in the demodulator 25 may be, for example, a high logic level demodulator indicating loss of synchronization. A lock signal is generated (step 31). Demodulator 25 attempts to resynchronize the input data signal until the data signal is strong enough for proper reception (steps 32 and 33). When demodulator 25 regains synchronism, the demodulator lock signal exhibits a low logic level indicating that synchronism has been secured. The Viterbi decoder 26 is then set to the default error correction code rate by the microprocessor 6 using the code rate signal (step 34). The default code rate is a preprogrammed one of the available code rates. If the demodulator 25 loses synchronization with the data signal, the synchronization circuit associated with the Viterbi decoder 26 will generally be unable to synchronize to the signal from the output of the demodulator. As a result, incorrect information is supplied to the core of the Viterbi decoder 26, and the Viterbi decoder 26 outputs an abnormal signal. In such a case, the deinterleaver 27 cannot locate and dominate the 8-bit sync word inserted to align the RS blocks. Therefore, the RS decoder 28 cannot properly decode the output signal from the Viterbi decoder 26, and the level of the block error signal indicates an inappropriate decoding by the RS decoder 28. Microprocessor 6 checks the block error signal for a preset period after demodulator 25 has regained synchronism (step 35). If the block error signal state (low) indicates normal decoding, it is assumed that the error correction code rate used by the Viterbi decoder 26 (default) corresponds to the transmitted code rate (step 39). Conversely, if the block error signal exhibits another state (high) indicating abnormal decoding, it is assumed that the error correction code rate of the Viterbi decoder 26 is incorrect. This is because if the Viterbi decoder 26 uses an incorrect error correction code rate, the RS decoder 28 will not be able to perform correct RS block decoding. Therefore, the microprocessor 6 supplies a code rate signal having a state indicating that the error correction code rate of the Viterbi decoder 26 should be changed (step 37). The block error signal is checked by the comparator 23 of the microprocessor 6 for a predetermined period. The Viterbi error correction code rate is switched between the available error correction codes until the block error signal exhibits a condition indicating that the data signal is successfully decoded. Tuning to a new channel does not necessarily result in demodulator 25 losing synchronization. If synchronization is lost during a channel change, the above process including steps 35, 37 and 39 is repeated. As another example, the signal quality signal from the QPSK demodulator 25 may be used to determine if the wrong error correction code rate is being used at the Viterbi decoder 26. FIG. 4 (see also FIG. 2) shows the sequence of events that occur in this case. Steps 44, 45 and 49 in FIG. 4 correspond to steps 34, 35 and 39 in FIG. 3, respectively. FIG. 4 differs in that steps 46, 47 and 48 are added. If the QPSK demodulator 25 is initially locked to the data signal, the Viterbi decoder 26 is set to the default code rate as previously described (step 44). Viterbi decoder 26 then attempts to synchronize itself with the demodulated data signal. If synchronized, deinterleaver 27 and RS decoder 28 receive a decodable signal. The RS decoder 28 then produces a low level block error signal indicating proper decoding. Microprocessor 6 senses this low level block error signal and determines whether the Viterbi decoder is using the proper error correction code rate (step 49). On the contrary, if the Viterbi decoder 26 cannot synchronize with the data signal, the deinterleaver 27 and the RS decoder 28 receive the undecodable data signal from the Viterbi decoder 26. Deinterleaver 27 and RS decoder 28 then cannot operate properly on the data signal and RS decoder 28 produces a high level block error signal representative of this condition. Microprocessor 6 senses the signal quality signal provided by QPSK (via comparator 23) (step 46). A high signal quality signal indicates that the RS decoder 28 was able to decode the data signal, and the microprocessor 6 instructs the Viterbi decoder 26 to switch the error correction code rate. Is generated (step 47). If the signal quality signal is low, it indicates that the RS decoder 28 cannot produce a fully decoded signal, even though the Viterbi decoder 26 is using the proper error correction code rate. , The microprocessor 6 does not change the error correction code rate of the Viterbi decoder 26. This condition occurs, for example, as a result of rain fading. At this time, the microprocessor 6 waits for a specified period before sampling the block error signal (step 48), giving the decoder 26 time to synchronize to the error correction code rate at that time. If the block error signal remains high (indicating incorrect decoding), the microprocessor 6 again samples the signal quality signal. The microprocessor 6 samples the block error signal several times during a predetermined period until proper decoding is instructed by the block error signal. As shown in FIG. 4, the microprocessor 6 continues to sample both the block error signal and the signal quality signal and instructs the Viterbi decoder 26 to change the error correction code rate, or the block error signal is correct. Wait for a specified period of time before indicating a low level indicating decoding. The following table summarizes the above states for possible states (levels) of signal quality signals and block error control signals. Viterbi decoder 26 can operate in response to more than two error correction code rates based on the requirements of the particular system. Similarly, the control signals described above can indicate a particular state or value with a high or low logic level. Encoders and decoder circuitry other than Viterbi decoders and Reed-Solomon decoders may also be used in the apparatus making up the present invention.

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＺ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＧＢ，ＨＵ，ＪＰ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＵ，ＭＧ，ＭＮ，ＭＷ，ＮＬ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＫ，ＵＡ，ＵＳ，ＶＮ────────────────────────────────────────────────── ─── Continuation of front page (81) Designated countries EP (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LU, M C, NL, PT, SE), OA (BF, BJ, CF, CG , CI, CM, GA, GN, ML, MR, NE, SN, TD, TG), AT, AU, BB, BG, BR, BY, CA, CH, CZ, DE, DK, ES, FI, GB, H U, JP, KP, KR, KZ, LK, LU, MG, MN , MW, NL, NO, NZ, PL, PT, RO, RU, SD, SE, SK, UA, US, VN

Claims

[Claims] 1. Information that contains information that can be easily corrected by the decoder. In a data communication system for processing a coded input signal, Input means (5, 24, 25) for receiving the encoded input signal, A first error correction code rate operating in response to an output signal from the input means; 1 decoder means (26), Normal decoding or abnormal decoding by the first decoder means Means (28) for providing a first control signal representative of In response to the first control signal, the first error correction code rate is set to the first control. Control means (6, 22, 23) for changing as a function of the state of the control signal, Decoder device consisting of. 2. The first control signal is abnormal decoding by the first decoder means. , The first control signal modifies the first error correction rate. A decoder device according to Box 1. 3. The data communication system is associated with various error handling code rates, respectively. A satellite broadcast system that may transmit signals at various power levels. Decoder device according to range 1. 4. The means for supplying the first control signal is the output from the first decoder means. The second decoder means operating at a second error correction code rate in response to the input signal. The decoder device according to claim 1. 5. The input means is for indicating that the device is synchronized with the input signal. And a means (25) for generating a control signal (Demod. Lock) of 2. The control means changes the first code rate in response to the first and second control signals. The decoder device according to claim 1, wherein 6. Said input means includes means (25) for demodulating said input signal, said second means The control signal represents synchronization with the input signal of the demodulation means, Decoder device according to range 5. 7. When the second control signal indicates that the demodulation means is in an asynchronous state, 7. The decoder device according to claim 6, wherein the control means changes the first code rate. Place. 8. The control means further comprises a second control signal representing the signal quality of the input signal. (Signal Quality), the second control signal is unacceptable. The decoder according to claim 1, wherein the first code rate is changed when the signal quality is poor. Da device. 9. The control means further includes a third control signal representing the signal quality of the input signal. In response to the (Signal Quality), the third control signal is unacceptable. 6. The decorating device according to claim 5, wherein the first code rate is changed when a bad signal quality value is indicated. Feeder device. 10. The control means further comprises a third control signal representing the signal quality of the input signal. No. 3 (Signal Quality), the third control signal is acceptable. The data according to claim 6, wherein the first code rate is changed when a signal quality value that does not exist is indicated. Coder equipment. 11. Claim 1. The first decoder means is a convolutional decoder. On-board decoder device. 12. 12. The convolutional decoder is a Viterbi decoder, claim 11. On-board decoder device. 13. 5. The fourth decoder means is a block decoder as set forth in claim 4. Decoder device. 14． The block decoder is a Reed-Solomon decoder. Decoder device according to range 13. 15. Information that contains information that can be easily corrected by the decoder In a data communication system for processing an encoded input signal, Input means (5, 24, 25) for receiving the encoded input signal, The output signal from the input means is decoded using an error correction code rate that can be changed. Means (26) for A control signal (De) representing synchronization of the device with the encoded data signal. mod. Lock (25) generating means (25), Modifying the code rate as a function of the state of the control signal in response to the control signal Control means (6, 22, 23) for Decoder device consisting of. 16. The control means changes the code rate in the presence of an asynchronous condition, and the device The decoder device according to claim 15, which is a satellite communication system. 17． Information that contains information that can be easily corrected by the decoder. In a data communication system for processing a coded input signal, The output signal from the input means is decoded using an error correction code rate that can be changed. Means (26) for A control signal (Signal Quality) indicating the signal quality of the input signal. Means (25) for generating Modifying the code rate as a function of the state of the control signal in response to the control signal Control means (6, 22, 23) for Decoder device consisting of. 18. The control means determines that the control signal indicates that the control signal indicates unacceptable signal quality. 18. The decoder device according to claim 17, wherein the decoder rate is changed.