EP0100712A1 - System for the detection of programmable stop codes in a data transfer between a local microprocessor memory and a peripheral unit in a processor system using a direct access circuit to a local memory - Google Patents

System for the detection of programmable stop codes in a data transfer between a local microprocessor memory and a peripheral unit in a processor system using a direct access circuit to a local memory Download PDF

Info

Publication number
EP0100712A1
EP0100712A1 EP83401493A EP83401493A EP0100712A1 EP 0100712 A1 EP0100712 A1 EP 0100712A1 EP 83401493 A EP83401493 A EP 83401493A EP 83401493 A EP83401493 A EP 83401493A EP 0100712 A1 EP0100712 A1 EP 0100712A1
Authority
EP
European Patent Office
Prior art keywords
circuit
memory
input
data
microprocessor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
EP83401493A
Other languages
German (de)
French (fr)
Other versions
EP0100712B1 (en
Inventor
Pierre Debesson
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Individual
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Publication of EP0100712A1 publication Critical patent/EP0100712A1/en
Application granted granted Critical
Publication of EP0100712B1 publication Critical patent/EP0100712B1/en
Expired legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G06F13/285—Halt processor DMA

Definitions

  • the present invention relates to a system for detecting programmable stop codes in a data transfer occurring between a memory of a microprocessor and a peripherals in a processor assembly using a direct memory access circuit.
  • This invention applies to the management of data exchanges in a processor assembly comprising a microprocessor, peripherals and a circuit for direct access to the memory of the microprocessor.
  • circuits for direct access to the memory of a microprocessor are now widely used in processor assemblies.
  • the circuits are known by the initials DMA. They make it easier to manage the data exchanges between the memory of a microprocessor and peripherals; they also increase the speed of data exchange.
  • the existing DMA direct access circuits only allow programming on a byte account and not on a stop code. This results in a significant loss of time and therefore detrimental.
  • the detection of a programmable stop code overcomes this drawback.
  • the object of the present invention is to remedy these drawbacks and in particular to provide a system for detecting programmable stop codes, in a data transfer occurring between the memory of a microprocessor and one of the peripherals, in a set. processor comprising a direct memory access circuit.
  • This system makes it possible to avoid any delay when receiving an exchange and also to avoid an unnecessary multiplication of the number of registers and comparators, when it is desired to detect several stop codes.
  • the subject of the invention is a system for detecting stop codes programmable in a data exchange carried out between the local memory of a microprocessor and a peripheral in a processor assembly using a circuit for direct access to the local memory, this circuit sharing access to a common bus allowing data exchanges between peripherals and the local memory, this direct access circuit comprising several channels of data exchanges with the peripherals, characterized in that it comprises a memory with random access receiving the data on addressing inputs and receiving a binary address element on a data input, a control circuit having outputs which are respectively connected to validation and memory write control inputs random access, this control circuit receiving respectively on inputs, signals which come from the microprocessor or from the arbitration circuit and which are respectively relating to input / output operations for writing or reading, as well as for address weight decoding, and a test circuit connected to a reading output of the random access memory, for testing, during a data exchange, the binary value recorded at the current address of the random access memory, determined by the data signals, this test being controlled by a control signal applied to
  • the control circuit comprises an "AND” type door receiving the signals relating to the input-output operations from the microprocessor or the access request circuit and controlling writing or reading. of the peripheral, an output of this "AND” gate being connected to the command input for validation of the random access memory, and an "OR” type gate receiving from the microprocessor on an input, the signal for decoding the weight of addresses in the memory, another input of this gate of the "OR” type being connected to the output of the "AND” gate, an output of the "OR” beam being connected to the write command input of the random access memory.
  • the test circuit comprises an "OR" type gate receiving on an input, the test control signal coming from the access request circuit, and on another input, an output signal from the memory with random access indicating that a stop code was detected in the data then transferred, and an R / S type flip-flop one input of which is connected to an output of the "OR” gate of the test circuit and one of which another input is connected to the output d: e the "OR” gate of the control circuit to receive a reset signal, the output of this flip-flop being possibly connected to a control input of the access request circuit and to a microprocessor control input to provide them with a signal relating to the possible detection of a stop code, causing the interruption of the exchange and the interruption of the corresponding microprocessor.
  • FIG. 1 schematically represents a processor assembly in which a microprocessor MP 1 as well as its associated memory M 1 communicate with peripheral resources P l , P 2 , ... via a common bus BUS and via a DMA circuit 1 for direct access request to the memory ; these access requests occur when data exchanges or transfers must be made in the processor assembly.
  • each circuit for requesting direct access to the memory is of the 8237 type, sold by the company INTEL for example.
  • This circuit has several link channels L l , L 2 , ... which are respectively connected to the peripherals such as P 1 , P 2 , ... through the bus BUS.
  • FIG. 2 schematically represents a system for detecting programmable stop codes, in accordance with the invention.
  • This system is, for example, that which is shown in CA 11 in FIG. 1. It includes a random access memory M of the MM 5257J-3 type sold by the National Semiconductor Company for example.
  • This memory includes, for example, eight address entries AD 0 , ... AD 7 which, for reasons which will be given later in detail, receive the data D 0 to D 7 from the system, the other address entries of this memory not being used.
  • This memory also comprises, in a known manner, a data entry DIN, which, in the system of the invention, receives a binary element of addresses AO.
  • the system also includes a control circuit C, the outputs of which are respectively connected to the validation inputs CE, and of write command WE, of the memory.
  • This circuit receives respectively on inputs, the signals IOR, IOW, ES which come from the microprocessor or from the circuit (DMA 1 ) for requesting access to the local memory M 1 ; these signals relate respectively to input / output operations for writing or reading a device, as well as to address decoding.
  • the system also includes a test circuit T, connected to an output (DOUT) to the memory M; ; this circuit makes it possible to test, during a data exchange between a peripheral resource and the local memory M 1 of the microprocessor, the value of a binary element possibly present in the data, and which would be representative of a code of stop that would have been also loaded, at system initialization, in memory M.
  • the test is controlled by a command signal DACK which indicates the state of the channel corresponding to the peripheral with which the system for detecting the stop code is associated.
  • the control circuit C comprises an AND type gate which receives from the microprocessor or from the access request circuit the signals IOW and IOR relating to the input / output operations for writing or reading a peripheral.
  • An output of this AND gate is connected to the validation command input CE of the memory M; this control circuit also includes an OR gate.
  • OR type receiving, on an input, the address decoding signal ES.
  • Another input of this OR gate 1 is connected to the output of the AND gate.
  • the output of this OR gate 1 is connected to the input WE of command to write memory M.
  • the test circuit. T comprises an OR gate 2 of the OR type, which receives on an input the DACK test control signal coming from the access request circuit and indicating the state of the corresponding channel; this OR gate 2 receives on another input the output EDCA signal from the OR gate 1 of the control circuit C.
  • the test circuit T also includes an R / S type flip-flop including one input S is connected to the output of the OR gate 2 and of which another input R is connected to the output of the OR gate 1 of the control circuit C.
  • the output Q of the R / S flip-flop is connected, as indicated above, possibly to a control input of the access request circuit and to a control input of the microprocessor.
  • This output Q provides an IT signal relating to the possible detection of a stop code in the exchanged data. This signal causes the processing carried out by the microprocessor to be interrupted, and the arbitration circuit to stop.
  • the system which has just been described operates as follows, for programming or recording a reference stop code in the memory M: to be written, the memory M must receive signals on its inputs CE and WE active (low logic level).
  • the microprocessor supplies binary addressing elements A 7 , A 6 , ... A 0 of a data YY among the data D 0 , ... D 7 applied to the addressing inputs AD 0 , ... AD 7 of memory M. If the binary element A O is equal to 1, this means for memory M that a stop code is absent at address YY.
  • the signal ES applied to the input of the OR gate 1 to control writing in the memory M results from the decoding of the signals A 1 , ... A 7 ; the binary element A O is not processed in this decoding. It is applied to the DN data entry in the memory.
  • the system reacts as follows: when a data item XX among the data items D 0 , ... D 7 is a stop code, the output signal DOUT of the memory is at logic level 0. If simultaneously the DACK signal, supplied by the access request circuit, is active, (logic level low), an IT signal of logic level 1 appears at the output of the R / S flip-flop indicating the detection of a stop code.
  • the memory M can for example be a random access memory, comprising 256 registers of 1 binary element.
  • FIG. 3 represents in a and b chronograms which correspond respectively to the essential signals received or emitted by a microprocessor for exchanging data with a peripheral resource.
  • the timing diagram a represents the main signals which intervene during a reading operation of a peripheral.
  • the microprocessor transmits to the peripheral address signals shown diagrammatically in AD in the figure; it then sends an IOR signal for controlling input-output operations, and more particularly for reading this peripheral. Then the D data can be transferred to the microprocessor.
  • the timing diagram b of this figure schematically represents the essential signals which intervene are involved in writing data to a device.
  • the microprocessor first transmits address signals AD in the direction of the resource concerned. it then sends an IOW signal for commanding input / output operation and more particularly for writing, in the direction of this peripheral resource. Finally, the microprocessor transfers the data D. towards this resource.
  • FIG. 4 is a timing diagram which schematically represents the main signals exchanged between a microprocessor and the circuit for requesting direct access to the memory, as well as the main signals exchanged between this circuit and a peripheral resource intervening on one of the channels of this circuit for requesting direct access to the memory.
  • one of the resources such as the peripheral P l for example (FIG. 1) wishes to exchange data with the microprocessor MP 1 or with the memory associated with it, it first of all emits a signal DREQ l of request for transfer which is provided to the access request circuit (DMA 1 ).
  • This direct memory access request circuit then supplies the microprocessor MP 1 with a signal BREQ indicating that the access request circuit has received a transfer request and wishes to use the bus.
  • the microprocessor then sends a BACK signal indicating to the circuit for direct memory access request that the bus access request is accepted.
  • the DMA circuit 1 transmits the signal DACK 1 which is applied to the peripheral P l ; this signal indicates to the peripheral that its transfer request is accepted. It is the descent of the DACK signal, which triggers the transfer of data from the peripheral P 1 to the memory associated with the microprocessor MP 1 .
  • FIG. 5 is a timing diagram which schematically represents the main signals which arrive at the inputs of the system of the invention, for the recording or programming of a reference stop code, in the random access memory M.
  • the signal ES is a signal which is supplied by the microprocessor or the access request circuit and which is applied to the input of the OR gate 1 of the control circuit C.
  • This signal results from. decoding of addresses A 1 , ... A 7 supplied by the microprocessor or by the access request circuit, with the exception of address A 0 .
  • the microprocessor supplies the signal IOW for controlling the operation of the input output, and precisely of writing; this signal is applied to the input of the AND gate of the control circuit C.
  • the output signal EDCA of the YES gate of the control circuit becomes active and therefore goes low.
  • This signal is applied to the write input WE of memory M.
  • the data signals D 0 to D 7 are applied to the addressing inputs AD 0 , ... AD 7 of the memory, and if the binary addressing signal A O is applied to the DIN data input of memory M, this binary signal is recorded at the desired address of memory M.
  • FIG. 6 is a timing diagram of the main input and output signals of the system of the invention, in the case of the detection of a code stop, during a data transfer between a peripheral such as P l (FIG. 1) and the local memory M 1 of the microprocessor MP1 through a channel of the access request circuit.
  • the data to be transferred are represented in D 0 , ... D 7 on this timing diagram.
  • the microprocessor first emits an IOR read input-output operation control signal; this signal controls, on the one hand the reading of the peripheral P l , and it is applied, on the other hand, to one of the inputs of the AND gate of the control circuit C of the detection system of the invention validating the random access memory M.
  • the output signal DOUT of the memory M goes to a low logic level.
  • the transfer in progress concerns channel 1 of the circuit (DMA 1 ) requesting direct access to the local memory M 1 , the latter supplies the signal DACK 1 of data transfer acceptance which is applied to the OR gate.
  • the output signal from this OR gate 2 applied to the input S of the R / S flip-flop becomes active (goes to low logic level); then, the EDCA signal applied to the input R of the R / S flip-flop being at a logic level 1, the output signal IT of the R / S flip-flop passes to logic level 1.
  • This signal is applied to the microprocessor MP 1 and possibly to the DMA 1 access request circuit, to cause either an interruption of the microprocessor or a stop of the data transfer via the circuit (DMA 1 ) for direct access request to the memory M 1 . Any new programming of a stop code in memory M requires activating the signal EDCA output from OR gate 1 ; this signal which is then at a low logic level, causes the reset to zero (low logic level) of the output signal IT of the R / S flip-flop.
  • FIG. 7 is a timing diagram of the main input and output signals of the system of the invention, in the case of a data transfer carried out between the local memory M 1 of the microprocessor MP 1 for example, and the peripheral P 1 through a channel in the access request circuit.
  • the data D O to D 7 transferred from the memory to the peripheral P 1 are applied to the address inputs AD 0 , ... AD 7 of the memory M of the detection system.
  • the access request circuit DMA 1 also supplies a signal for controlling input / output operations for writing IOW, to the memory M of the detection system; after a certain access time, and if a stop code is present at the address determined by the data D 0 to D 7 received in the random access memory M, the output signal DOUT of the memory M becomes active (goes to a low logic level). If the transfer in progress concerns channel L 1 of the DMA 1 circuit for direct memory access request, the latter then supplies the signal DACK 1 (low logic level). The DOUT and DACK 1 are applied to the inputs of OR gate 2 of the test circuit T; if they are both at a low logic level, this results in the application of a low logic level signal to the input S of the R / S flip-flop.
  • the signal IT on the output Q of the R / S flip-flop goes to logic level 1, thus indicating that a stop code is present in the transferred data; this stop code corresponds to a reference code stored in memory M.
  • the IT signal of high logic level (level 1) is applied, as in the previous example, to the microprocessor and possibly to the access request circuit correspondents to cause either an interruption of the processing carried out by this microprocessor, or a stop of the data transfer.
  • the signal WE is inactive (logic level 1).
  • the states of the signals ES and A 0 applied respectively to the DIN input of the memory M and to the input of the OR gate 1 of the control circuit C are irrelevant in this case, the random access memory M being only read .
  • the memory M which is constituted by 256 registers of 1 binary element allows the programming of 256 reference stop codes.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Debugging And Monitoring (AREA)

Abstract

L'invention concerne un système de détection de codes d'arrêts programmables dans un échange de données entre la mémoire locale (M1) d'un microprocesseur (MP1) et un périphérique (P1), dans un ensemble processeur utilisant un circuit (DMA1) de demande d'accès direct à la mémoire locale. Ce circuit est caractérisé en ce qu'il comprend une mémoire (M) à accès aléatoire recevant les données (D0, . . . D7) sur des entrées d'adressage et un élément binaire d'adresses (A0) sur une entrée (DIN) de données, un circuit de commande (C) de validation et d'écriture de la mémoire (M), ce circuit recevant du microprocesseur (MP1) ou du circuit de demande d'accès (DMA1), des signaux (IOR, IOW, ES) relatifs aux opérations d'entrée-sortie et au décodage de poids d'adresses, et un circuit de test (T) relié à la mémoire (M) pour tester la valeur binaire déterminée par les signaux de données (D0, . . . D7) enregistrées dans la mémoire (M). Application à la gestion des échanges de données dans un ensemble processeur.The invention relates to a system for detecting programmable stop codes in a data exchange between the local memory (M1) of a microprocessor (MP1) and a peripheral (P1), in a processor assembly using a circuit (DMA1). request for direct access to local memory. This circuit is characterized in that it comprises a random access memory (M) receiving the data (D0,... D7) on address inputs and a binary address element (A0) on an input (DIN ) data, a control circuit (C) for validation and writing of the memory (M), this circuit receiving from the microprocessor (MP1) or from the access request circuit (DMA1), signals (IOR, IOW , ES) relating to the input-output operations and to the decoding of address weights, and a test circuit (T) connected to the memory (M) for testing the binary value determined by the data signals (D0,. D7) stored in memory (M). Application to the management of data exchanges in a processor assembly.

Description

La présente invention concerne un système de détection de codes d'arrêt programmables dans un transfert de données intervenant entre une mémoire d'un microprocesseur et un périphériques dans un ensemble processeur utilisant un circuit d'accès direct à la mémoire.The present invention relates to a system for detecting programmable stop codes in a data transfer occurring between a memory of a microprocessor and a peripherals in a processor assembly using a direct memory access circuit.

Cette invention s'applique à la gestion des échanges de données dans un ensemble processeur comprenant un microprocesseur, des périphériques et un circuit d'accès direct à la mémoire du microprocesseur.This invention applies to the management of data exchanges in a processor assembly comprising a microprocessor, peripherals and a circuit for direct access to the memory of the microprocessor.

On sait que les circuits d'accès direct à la mémoire d'un microprocesseur sont maintenant très utilisés dans les ensembles processeurs. Les circuits sont connus par les initiales DMA. Ils permettent de gérer plus simplement les échanges de données entre la mémoire d'un microprocesseur et des périphériques ; ils permettent aussi d'accroître la rapidité des échanges de données. Toutefois, les circuits d'accès direct DMA existants ne permettent une programmation que sur un compte d'octet et non sur un code d'arrêt. Ceci entraîne une perte de temps importante et donc préjudiciable. La détection d'un code d'arrêt programmable permet de remédier à cet inconvénient.We know that the circuits for direct access to the memory of a microprocessor are now widely used in processor assemblies. The circuits are known by the initials DMA. They make it easier to manage the data exchanges between the memory of a microprocessor and peripherals; they also increase the speed of data exchange. However, the existing DMA direct access circuits only allow programming on a byte account and not on a stop code. This results in a significant loss of time and therefore detrimental. The detection of a programmable stop code overcomes this drawback.

On sait aussi qu'en transmission de données, il est toujours possible de prévoir le nombre de caractères devant être émis. Un problème apparaît à la réception de ces données, où trois types de solutions peuvent être envisagés :

  • - ne pas gérer la réception à l'aide d'un circuit d'accès direct DMA ;
  • - superviser la réception par une temporisation ;
  • - introduire un système de détection de code arrêt, ce système étant soit unique, soit non programmable.
We also know that in data transmission, it is always possible to predict the number of characters to be transmitted. A problem appears upon receipt of this data, where three types of solutions can be envisaged:
  • - do not manage reception using a direct DMA access circuit;
  • - supervise reception by a time delay;
  • - introduce a stop code detection system, this system being either unique or non-programmable.

Ces différentes solutions présentent des inconvénients majeurs :

  • - dans le cas où la réception n'est pas gérée par un circuit d'accès direct DMA mais par le microprocesseur, les vitesses d'échanges ou de transferts de données ne sont pas très grandes, surtout si le microprocesseur doit gérer simultanément plusieurs lignes de transfert,
  • - lorsque la réception est supervisée par une temporisation, cette temporisation dépend de la vitesse de la ligne asynchrone et doit être modifiable. Cette solution n'est utilisable de façon valable que lorsque le transfert de données s'effectue dans un mode "bloc". Dans ce cas, la détection de la fin d'un échange ou transfert intervient beaucoup plus tard que la fin réelle de cet échange. A titre d'exemple, à une vitesse de transmission de 300 bauds, le transfert d'un caractère a une durée de 33 ms. On règle alors la' temporisation de façon à détecter le fait qu'aucun caractère n'a été reçu pendant plus de 40 ms par exemple. Le retard entre la. détection et la fin effective d'un échange est donc de 40 ms,
  • - la solution qui consiste à utiliser un système de détection de code d'arrêt, soit unique, soit non programmable, n'est pas elle non plus très satisfaisante : lorsqu'il est nécessaire de détecter un code d'arrêt, le plus simple est d'effectuer la détection d'un caractère unique, fixé une fois pour toutes. Malheureusement,un seul caractère d'arrêt n'est jamais suffisant et il est souvent nécessaire d'avoir la possibilité de modifier ce caractère. Généralement, dans les systèmes connus, la détection d'un code d'arrêt programmable se fait par l'intermédiaire d'un registre et d'un comparateur. Si l'on désire alors disposer de plusieurs codes d'arrêt différents, pour un même échange de données (et c'est souvent le cas), on est conduit à augmenter le nombre de regis- très et à alourdir le matériel permettant la programmation de ces registres et la détection de la fin d'un échange. Cela est très onéreux. En effet, grâce à ces systèmes connus utilisant un registre et un comparateur pour chaque code d'arrêt, il est nécessaire, lorsqu'on désire détecter n codes d'arrêt simultanés, d'utiliser n registres de mémorisation du code d'arrêt, présentant n adresses différentes et nécessitant donc n décodages d'adresses différents ; il est également nécessaire d'utiliser n comparateurs comparant le contenu des registres avec les données préséntes sur le bus. Il est aussi possible de n'utiliser qu'un seul comparateur pour effectuer la comparaison avec le contenu des n registres, mais, dans ce cas, il faut présenter successivement sur l'une des entrées du comparateur, le contenu des n registres. Il en résulte que, dans ce cas, n signaux non jointifs d'un spectre doivent être fournis pour valider la sortie des n registres. Ces signaux peuvent être élaborés à partir d'une ou plusieurs lignes à retard ou d'un registre à décalage, piloté à une fréquence déterminée. Cette solution, bien que diminuant le nombre des comparateurs nécessaires, complique considérablement la logique de contrôle du système.
These different solutions have major drawbacks:
  • - in the case where reception is not managed by a direct DMA access circuit but by the microprocessor, the exchange or data transfer speeds are not very high, especially if the microprocessor must manage several lines simultaneously transfer,
  • - when reception is supervised by a time delay, this time delay depends on the speed of the asynchronous line and must be modifiable. This solution can only be validly used when the data transfer takes place in a "block" mode. In this case, the detection of the end of an exchange or transfer occurs much later than the actual end of this exchange. For example, at a transmission speed of 300 baud, the transfer of a character takes 33 ms. Then adjusts the 'timer to detect the fact that no character has been received for more than 40 ms, for example. The delay between the. detection and the effective end of an exchange is therefore 40 ms,
  • - the solution which consists in using a stop code detection system, either unique or non-programmable, is also not very satisfactory: when it is necessary to detect a stop code, the simplest is to perform the detection of a single character, fixed once and for all. Unfortunately, a single stop character is never enough and it is often necessary to have the possibility to modify this character. Generally, in known systems, the detection of a programmable stop code is done via a register and a comparator. If we then wish to have several different stop codes, for the same data exchange (and this is often the case), we are led to increase the number of registers very and to weigh down the material allowing the programming of these registers and the detection of the end of an exchange. This is very expensive. Indeed, thanks to these known systems using a register and a comparator for each stop code, it is necessary, when it is desired to detect n simultaneous stop codes, to use n registers for storing the stop code, having n different addresses and therefore requiring n decoding of different addresses; it is also necessary to use n comparators comparing the content of the registers with the data present on the bus. It is also possible to use only one comparator to make the comparison with the content of the n registers, but, in this case, it is necessary to successively present on one of the inputs of the comparator, the content of the n registers. It follows that, in this case, n non-contiguous signals of a spectrum must be supplied to validate the output of the n registers. These signals can be generated from one or more delay lines or from a shift register, controlled at a determined frequency. This solution, although reducing the number of comparators required, considerably complicates the system control logic.

La présente invention a pour but de remédier à ces inconvénients et notamment, de réaliser un système de détection de codes d'arrêt programmables, dans un transfert de données intervenant entre la mémoire d'un microprocesseur et l'un des périphériques, dans un ensemble processeur comprenant un circuit d'accès direct à la mémoire. Ce système permet d'éviter toute temporisation à la réception d'un échange et d'éviter aussi, une multiplication inutile du nombre de registres et de comparateurs, lorsque l'on désire détecter plusieurs codes d'arrêt.The object of the present invention is to remedy these drawbacks and in particular to provide a system for detecting programmable stop codes, in a data transfer occurring between the memory of a microprocessor and one of the peripherals, in a set. processor comprising a direct memory access circuit. This system makes it possible to avoid any delay when receiving an exchange and also to avoid an unnecessary multiplication of the number of registers and comparators, when it is desired to detect several stop codes.

L'invention a pour objet un système de détection de codes d'arrêts programmable dans un échange de données effectué entre la mémoire locale d'un microprocesseur et un périphérique dans un ensemble processeur utilisant un circuit d'accès direct à la mémoire locale, ce circuit partageant l'accès à un bus commun permettant des échanges de données entre des périphériques et la mémoire locale, ce circuit d'accès direct comprenant plusieurs canaux d'échanges de données avec les périphériques, caractérisé en ce qu'il comprend une mémoire à accès aléatoire recevant les données sur des entrées d'adressage et recevant un élément binaire d'adresse sur une entrée de données, un circuit de commande présentant des sorties qui sont respectivement reliées à des entrées de validation et de commande d'écriture de la mémoire à accès aléatoire, ce circuit de commande recevant respectivement sur des entrées, des signaux qui proviennent du microprocesseur ou du circuit d'arbitrage et qui sont respectivement relatifs aux opérations d'entrée-sortie en écriture ou en lecture, ainsi qu'au décodage de poids d'adresses, et un circuit de test relié à une sortie de lecture de la mémoire à accès aléatoire, pour tester, au cours d'un échange de données, la valeur binaire enregistrée à l'adresse courante de la mémoire à accès aléatoire, déterminée par les signaux de données, ce test étant commandé par un signal de commande appliqué au circuit de test par le circuit d'accès direct à la mémoire locale du microprocesseur.The subject of the invention is a system for detecting stop codes programmable in a data exchange carried out between the local memory of a microprocessor and a peripheral in a processor assembly using a circuit for direct access to the local memory, this circuit sharing access to a common bus allowing data exchanges between peripherals and the local memory, this direct access circuit comprising several channels of data exchanges with the peripherals, characterized in that it comprises a memory with random access receiving the data on addressing inputs and receiving a binary address element on a data input, a control circuit having outputs which are respectively connected to validation and memory write control inputs random access, this control circuit receiving respectively on inputs, signals which come from the microprocessor or from the arbitration circuit and which are respectively relating to input / output operations for writing or reading, as well as for address weight decoding, and a test circuit connected to a reading output of the random access memory, for testing, during a data exchange, the binary value recorded at the current address of the random access memory, determined by the data signals, this test being controlled by a control signal applied to the test circuit by the direct access circuit to the local memory of the microprocessor.

Selon une autre caractéristique de l'invention, le circuit de commande comprend une porte de type "ET" recevant du microprocesseur ou du circuit de demande d'accès les signaux relatifs aux opérations d'entrée-sortie et commandant l'écriture ou la lecture du périphérique, une sortie de cette porte "ET" étant reliée à l'entrée de commande de validation de la mémoire à accès aléatoire, et une porte de type "OU" recevant du microprocesseur sur une entrée, le signal de décodage de poids d'adresses de la mémoire, une autre entrée de cette porte de type "OU" étant reliée à la sortie de la porte "ET", une sortie de la poute "OU" étant reliée à l'entrée de commande d'écriture de la mémoire à accès aléatoire.According to another characteristic of the invention, the control circuit comprises an "AND" type door receiving the signals relating to the input-output operations from the microprocessor or the access request circuit and controlling writing or reading. of the peripheral, an output of this "AND" gate being connected to the command input for validation of the random access memory, and an "OR" type gate receiving from the microprocessor on an input, the signal for decoding the weight of addresses in the memory, another input of this gate of the "OR" type being connected to the output of the "AND" gate, an output of the "OR" beam being connected to the write command input of the random access memory.

Selon une autre caractéristique, le circuit de test comprend une porte de type "OU" recevant sur une entrée, le signal de commande de test provenant du circuit de demande d'accès, et sur une autre entrée, un signal de sortie de la mémoire à accès aléatoire indiquant qu'un code d'arrêt a été détecté dans les données alors transférées, et une bascule de type R/S dont une entrée est reliée à une sortie de la porte "OU" du circuit de test et dont une autre entrée est reliée à la sortie d:e la porte "OU" du circuit de commande pour recevoir un signal de remise à zéro, la sortie de cette bascule étant éventuellement reliée à une entrée de commande du circuit de demande d'accès et à une entrée de commande du microprocesseur pour leur fournir un signal relatif à la détection éventuelle d'un code d'arrêt, provoquant l'interruption de l'échange et l'interruption du microprocesseur correspondant.According to another characteristic, the test circuit comprises an "OR" type gate receiving on an input, the test control signal coming from the access request circuit, and on another input, an output signal from the memory with random access indicating that a stop code was detected in the data then transferred, and an R / S type flip-flop one input of which is connected to an output of the "OR" gate of the test circuit and one of which another input is connected to the output d: e the "OR" gate of the control circuit to receive a reset signal, the output of this flip-flop being possibly connected to a control input of the access request circuit and to a microprocessor control input to provide them with a signal relating to the possible detection of a stop code, causing the interruption of the exchange and the interruption of the corresponding microprocessor.

Les caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre, donnée en référence aux dessins annexés dans lesquels :

  • - la figure 1 représente schématiquement un ensemble processeur dans lequel intervient un circuit de demande d'accès à la mémoire d'un microprocesseur, ainsi que pour chacun des canaux de ce circuit de demande d'accès, un système de détection conforme à l'invention,
  • - la figure 2 représente schématiquement le système de détection de codes d'arrêt programmables, conforme à l'invention,
The characteristics and advantages of the invention will emerge more clearly from the description which follows, given with reference to the appended drawings in which:
  • - Figure 1 schematically shows a processor assembly in which intervenes a circuit requesting access to the memory of a microprocessor, as well as for each of the channels of this access request circuit, a detection system conforming to invention,
  • FIG. 2 schematically represents the system for detecting programmable stop codes, in accordance with the invention,

Les figures suivantes sont des chronogrammes qui permettent de mieux comprendre le fonctionnement du système conforme à l'invention :

  • - la figure 3 représente en a et b des chronogrammes qui correspondent respectivement aux signaux essentiels reçus ou émis par un microprocesseur de l'ensemble pour effectuer des opérations de lecture ou d'écriture dans une ressource périphérique,
  • - la figure 4 est un chronogramme qui représente schématiquement les principaux signaux échangés d'une part entre un microprocesseur et le circuit de demande d'accès qui lui est associé, et d'autre part, entre ce circuit et un périphérique intervenant sur l'un des canaux de ce circuit de demande d'accès,
  • - la figure 5 est un chronogramme qui représente schématiquement les principaux signaux parvenant sur les entrées du système de l'invention, pour la programmation d'un code d'arrêt dans la mémoire à accès aléatoire de ce système,
  • - la figure 6 est un chronogramme qui représente schématiquement les principaux signaux d'entrée et de sortie du système de l'invention, dans le cas de la détection d'un code arrêt au cours d'un transfert de données d'une ressource périphérique vers la mémoire locale d'un microprocesseur de l'ensemble,
  • - la figure 7 est un chronogramme qui représente les principaux signaux d'entrée et de sortie du système de l'invention, dans le cas d'un transfert de données effectué entre la mémoire locale du microprocesseur de l'ensemble et un périphérique.
The following figures are chronograms which allow a better understanding of the operation of the system according to the invention:
  • FIG. 3 represents in a and b chronograms which correspond respectively to the essential signals received or transmitted by a microprocessor of the assembly for carrying out read or write operations in a peripheral resource,
  • - Figure 4 is a timing diagram which schematically represents the main signals exchanged on the one hand between a microprocessor and the access request circuit associated with it, and on the other hand, between this circuit and a peripheral intervening on the one of the channels of this access request circuit,
  • FIG. 5 is a timing diagram which schematically represents the main signals arriving at the inputs of the system of the invention, for programming a stop code in the random access memory of this system,
  • - Figure 6 is a timing diagram which schematically represents the main input and output signals of the system of the invention, in the case of the detection of a stop code during a data transfer from a peripheral resource to the local memory of a microprocessor in the assembly,
  • - Figure 7 is a timing diagram which represents the main input and output signals of the system of the invention, in the case of a data transfer carried out between the local memory of the microprocessor of the assembly and a peripheral.

La figure 1 représente schématiquement un ensemble processeur dans lequel un microprocesseur MP1 ainsi que sa mémoire associée M1 communiquent avec des ressources périphériques Pl, P2,... par l'intermédiaire d'un bus commun BUS et par l'intermédiaire d'un circuit DMA1 de demande d'accès direct à la mémoire ; ces demandes d'accès interviennent lorsque des échanges ou des transferts de données doivent être effectués dans l'ensemble processeur.FIG. 1 schematically represents a processor assembly in which a microprocessor MP 1 as well as its associated memory M 1 communicate with peripheral resources P l , P 2 , ... via a common bus BUS and via a DMA circuit 1 for direct access request to the memory ; these access requests occur when data exchanges or transfers must be made in the processor assembly.

Dans l'ensemble représenté en exemple sur cette figure, on suppose qu'au microprocesseur MP1 correspond un seul circuit d'arbitrage DMAl. Des systèmes conformes au système de l'invention sont représentés en CA11, CA12. Comme on le verra plus loin en détail, chaque circuit de demande d'accès direct à la mémoire est de type 8237, commercialisé par la Société INTEL par exemple. Ce circuit présente plusieurs canaux de liaison Ll, L2,... qui sont reliés respectivement aux périphériques tels que P1, P2,... à travers le bus BUS. Ces canaux ne sont pas représentés en détail sur cette figure, mais il est bien évident que si quatre périphériques par exemple, sont reliés au microprocesseur MP1, par l'intermédiaire du bus et du circuit d'arbitrage DMAl, il y a quatre canaux de liaison tels que L1 qui relient ces quatre ressources périphériques avec ce circuit de demande d'accès.In the assembly shown as an example in this figure, it is assumed that the microprocessor MP 1 corresponds to a single arbitration circuit DMAl. Systems according to the system of the invention are shown in CA 11 , CA 12 . As will be seen in detail below, each circuit for requesting direct access to the memory is of the 8237 type, sold by the company INTEL for example. This circuit has several link channels L l , L 2 , ... which are respectively connected to the peripherals such as P 1 , P 2 , ... through the bus BUS. These channels are not shown in detail in this figure, but it is obvious that if four peripherals for example, are connected to the microprocessor MP 1 , via the bus and the arbitration circuit DMA l , there are four link channels such as L 1 which connect these four peripheral resources with this access request circuit.

Les différents signaux mentionnés sur cette figure seront décrits plus loin en détail ; leur signification est la suivante :

  • - DREQl est un signal indiquant que la ressource P1 effectue une demande d'accès au bus, par exemple pour transférer des données vers le microprocesseur MP1 ou vers sa mémoire M1. Cette demande parvient par l'intermédiaire du bus, au circuit de demande d'accès DMA1.
  • - le signal DACK1 est un signal fourni par le circuit DMA1, appliqué au périphérique Pl, par l'intermédiaire du bus, pour indiquer à cette ressource que sa demande d'accès est acceptée. Ce signal est d'ailleurs également transmis au système CA11 de détection de codes d'arrêt, pour des raisons que l'on expliquera plus loin en détail.
  • - le signal BREQ transmis par le circuit de demande d'accès DMA1 au processeur MP1 indique une demande d'accès au bus transmise par ce circuit au bus.
  • - le signal BACK fourni par le microprocesseur MP1 au circuit de demande d'accès DMA,, indique que cette demande d'accès au bus est acceptée par le microprocesseur MP1.
  • - les signaux D0 à D7 représentent les données émises par le microprocesseur en direction de l'un des périphériques, ou émises par l'un de ces périphériques, en direction du microprocesseur. Ces données sont d'ailleurs appliquées, pour des raisons que l'on expliquera plus loin en détail, au système de détection CA11, dans l'exemple considéré.
  • - les signaux IOR et IOW sont des signaux fournis par le microprocesseur MP1 par le circuit DMA,, dans l'exemple considéré ; ces signaux sont représentatifs d'opérations entrée/sortie d'écriture ou de lecture d'un périphérique et sont appliqués à une mémoire à accès aléatoire comprise dans le système de détection.
  • - le signal ES est un signal résultant d'un décodage d'adresses effectué pour programmer, comme on le verra plus loin en détail, un code de référence dans la mémoire à accès aléatoire comprise dans le système de l'invention.
  • - le signal IT est un signal d'interruption qui est appliqué au microprocesseur MP1 et éventuellement au circuit de demande d'accès DMA,, lorsqu'un code d'arrêt est détecté dans les données D0 à D7 provenant de la mémoire locale Mi associée au microprocesseur MP1 ou de la ressource P1, lors d'un transfert sur le canal correspondant du circuit de demande d'accès.
  • - le signal A0 est un signal d'adressage de la mémoire à accès aléatoire du système.
The various signals mentioned in this figure will be described later in detail; their meaning is as follows:
  • - DREQ l is a signal indicating that the resource P 1 requests access to the bus, for example to transfer data to the microprocessor MP1 or to its memory M 1 . This request reaches the DMA 1 access request circuit via the bus.
  • - the signal DACK 1 is a signal supplied by the DMA 1 circuit, applied to the peripheral P l , through the intermedii re du bus, to indicate to this resource that its access request is accepted. This signal is moreover also transmitted to the system CA 11 for detecting stop codes, for reasons which will be explained later in detail.
  • - the signal BREQ transmitted by the access request circuit D MA 1 to the processor MP 1 indicates a request for access to the bus transmitted by this circuit to the bus.
  • - the BACK signal supplied by the microprocessor MP 1 to the access request circuit DMA ,, indicates that this request for access to the bus is accepted by the microprocessor MP 1 .
  • the signals D 0 to D 7 represent the data transmitted by the microprocessor in the direction of one of the peripherals, or transmitted by one of these peripherals, in the direction of the microprocessor. These data are moreover applied, for reasons which will be explained later in detail, to the detection system CA 11 , in the example considered.
  • the signals IOR and IOW are signals supplied by the microprocessor MP 1 by the circuit DMA ,, in the example considered; these signals are representative of input / output operations for writing or reading a peripheral and are applied to a random access memory included in the detection system.
  • the signal ES is a signal resulting from an address decoding carried out to program, as will be seen below in detail, a reference code in the random access memory included in the system of the invention.
  • the IT signal is an interrupt signal which is applied to the microprocessor MP 1 and possibly to the access request circuit DMA ,, when a stop code is detected in the data D 0 to D 7 coming from the memory local M i associated with microprocessor MP 1 or of the resource P 1 , during a transfer to the corresponding channel of the access request circuit.
  • - signal A 0 is an address signal from the system's random access memory.

La figure 2 représente schématiquement un système de détection de codes d'arrêts programmables, conforme à l'invention. Ce système est par exemple celui qui est représenté en CA11 sur la figure 1. Il comprend une mémoire M à accès aléatoire de type MM 5257J-3 commercialisé par la Société Nationale Semi- conductor par exemple. Cette mémoire comporte, par exemple, huit entrées d'adressage AD0,...AD7 qui, pour des raisons qui seront données plus loin en détail, reçoivent les données D0 à D7 du système, les autres entrées d'adressage de cette mémoire n'étant pas utilisées. Cette mémoire comporte également, de façon connue, une entrée DIN de données, qui, dans le système de l'invention, reçoit un élément binaire d'adresses AO. Le système comprend également un circu.it de commande C dont les sorties sont respectivement reliées aux entrées de validation CE, et de commande d'écriture WE, de la mémoire. Ce circuit reçoit respectivement sur des entrées, les signaux IOR, IOW, ES qui proviennent du microprocesseur ou du circuit (DMA1) de demande d'accès à la mémoire locale M1 ; ces signaux sont respectivement relatifs aux opérations entrée/sortie pour l'écriture ou la lecture d'un périphérique, ainsi qu'au décodage d'adresses. Le système comprend aussi un circuit de test T, relie à une sortie (DOUT) ae la memoire M ; ; ce circuit permet de tester, au cours d'un échange de données entre une ressource peripnerique et la mémoire locale M1 du microprocesseur, la valeur d'un élément binaire eventuellement présent dans les données, et qui serait cepresentatif d'un code d'arrêt qui aurait ete également chargé, à l'initialisation du système, dans la mémoire M. Le test est commandé par un signal de commande DACK qui indique l'état du canal correspondant au périphérique auquel le système de détection du code d'arrêt est associé.FIG. 2 schematically represents a system for detecting programmable stop codes, in accordance with the invention. This system is, for example, that which is shown in CA 11 in FIG. 1. It includes a random access memory M of the MM 5257J-3 type sold by the National Semiconductor Company for example. This memory includes, for example, eight address entries AD 0 , ... AD 7 which, for reasons which will be given later in detail, receive the data D 0 to D 7 from the system, the other address entries of this memory not being used. This memory also comprises, in a known manner, a data entry DIN, which, in the system of the invention, receives a binary element of addresses AO. The system also includes a control circuit C, the outputs of which are respectively connected to the validation inputs CE, and of write command WE, of the memory. This circuit receives respectively on inputs, the signals IOR, IOW, ES which come from the microprocessor or from the circuit (DMA 1 ) for requesting access to the local memory M 1 ; these signals relate respectively to input / output operations for writing or reading a device, as well as to address decoding. The system also includes a test circuit T, connected to an output (DOUT) to the memory M; ; this circuit makes it possible to test, during a data exchange between a peripheral resource and the local memory M 1 of the microprocessor, the value of a binary element possibly present in the data, and which would be representative of a code of stop that would have been also loaded, at system initialization, in memory M. The test is controlled by a command signal DACK which indicates the state of the channel corresponding to the peripheral with which the system for detecting the stop code is associated.

Le circuit de commande C comprend une porte de type ET qui reçoit du microprocesseur ou du circuit de demande d'accès les signaux IOW et IOR relatifs aux opérations d'entrée/sortie pour l'écriture ou la lecture d'un périphérique. Une sortie de cette porte ET est reliée à l'entrée de commande de validation CE de la mémoire M ; ce circuit de commande comprend aussi une porte OU. de type OU, recevant, sur une entrée, le signal ES de décodage d'adresses. Une autre entrée de cette porte OU1 est reliée à la sortie de la porte ET. Enfin, la sortie de cette porte OU1 est reliée à l'entrée WE de commande d'écriture de la mémoire M.The control circuit C comprises an AND type gate which receives from the microprocessor or from the access request circuit the signals IOW and IOR relating to the input / output operations for writing or reading a peripheral. An output of this AND gate is connected to the validation command input CE of the memory M; this control circuit also includes an OR gate. OR type, receiving, on an input, the address decoding signal ES. Another input of this OR gate 1 is connected to the output of the AND gate. Finally, the output of this OR gate 1 is connected to the input WE of command to write memory M.

Le circuit de test. T comprend une porte OU2 du type OU, qui reçoit sur une entrée le signal de commande du test DACK provenant du circuit de demande d'accès et indiquant l'état du canal correspondant ; cette porte OU2 reçoit s.ur une autre entrée le signal EDCA de sortie de la porte OU1 du circuit de commande C. Enfin, le circuit de test T comprend aussi une bascule de type R/S dont une entrée S est reliée à la sortie de la porte OU2 et dont une autre entrée R est reliée à la sortie de la porte OU1 du circuit de commande C. La sortie Q de la bascule R/S est reliée, comme on l'a indiqué plus haut, éventuellement à une entrée de commande du circuit de demande d'accès et à une entrée de commande du microprocesseur. Cette sortie Q fournit un signal IT relatif à la détection éventuelle d'un code d'arrêt dans des données échangées. Ce signal provoque l'interruption des traitements effectués par le microprocesseur, et l'arrêt du circuit d'arbitrage.The test circuit. T comprises an OR gate 2 of the OR type, which receives on an input the DACK test control signal coming from the access request circuit and indicating the state of the corresponding channel; this OR gate 2 receives on another input the output EDCA signal from the OR gate 1 of the control circuit C. Finally, the test circuit T also includes an R / S type flip-flop including one input S is connected to the output of the OR gate 2 and of which another input R is connected to the output of the OR gate 1 of the control circuit C. The output Q of the R / S flip-flop is connected, as indicated above, possibly to a control input of the access request circuit and to a control input of the microprocessor. This output Q provides an IT signal relating to the possible detection of a stop code in the exchanged data. This signal causes the processing carried out by the microprocessor to be interrupted, and the arbitration circuit to stop.

Le système qui vient d'être décrit fonctionne de la manière suivante, pour la programmation ou enregistrement d'un code d'arrêt de référence dans la mémoire M : pour être écrite, la mémoire M doit recevoir sur ses entrées CE et WE des signaux actifs (niveau logique bas)..The system which has just been described operates as follows, for programming or recording a reference stop code in the memory M: to be written, the memory M must receive signals on its inputs CE and WE active (low logic level).

Lorsque l'on souhaite écrire un code d'arrêt de référence à une adresse prédéterminée de la mémoire M, on suppose par convention que l'on inscrit un élément binaire 0 à cette adresse prédéterminée. Cette inscription s'effectue de la manière suivante : on suppose que le microprocesseur fournit des adresses A7, A6,... A0, une donnée XX parmi les données D0,... D7 appliquées par le microprocesseur sur les entrées d'adressage AD0, AD7 de la mémoire M. Si l'élément binaire d'adressage A0 est égal à 0, pour la mémoire M, l'application de ces différents signaux correspond à l'écriture de l'élément binaire 0 à l'adresse "XX". Un code d'arrêt est alors présent à cette adresse. Le signal ES résulte d'un décodage des éléments binaires d'adressage A1,...A7 ; l'élément binaire AO n'est pas utilisé dans ce décodage. Cet élément binaire est appliqué sur l'entrée de donnée DIN de la mémoire.When it is desired to write a reference stop code at a predetermined address of the memory M, it is assumed by convention that a binary element 0 is entered at this predetermined address. This registration is carried out as follows: it is assumed that the microprocessor supplies addresses A 7 , A 6 , ... At 0 , a data item XX among the data D 0 , ... D7 applied by the microprocessor to the inputs addressing AD 0 , AD 7 of memory M. If the binary element of addressing A 0 is equal to 0, for memory M, the application of these different signals corresponds to the writing of the binary element 0 at address "XX". A stop code is then present at this address. The signal ES results from a decoding of the addressing bits A 1 , ... A 7 ; the binary element A O is not used in this decoding. This bit is applied to the DIN data input of the memory.

Au contraire, si l'on souhaite indiquer l'absence de code d'arrêt de référence à une adresse prédéterminée de la mémoire M, on inscrit un élément binaire de valeur 1 à cette adresse prédéterminée. Comme dans le cas précédent, le microprocesseur fournit des éléments binaires d'adressage A7, A6,... A0 d'une donnée YY parmi les données D0,... D7 appliquées sur les entrées d'adressage AD0,... AD7 de la mémoire M. Si l'élément binaire AO est égal à 1, cela signifie pour la mémoire M qu'un code d'arrêt est absent à l'adresse YY. Comme dans le cas précédent, le signal ES appliqué sur l'entrée de la porte OU1 pour commander l'écriture dans la mémoire M, résulte du décodage des signaux A1,... A7 ; l'élément binaire AO n'est pas traité dans ce décodage. Il est appliqué sur l'entrée de donnée DN de la mémoire.On the contrary, if one wishes to indicate the absence of a reference stop code at a predetermined address of the memory M, a binary element of value 1 is written at this predetermined address. As in the previous case, the microprocessor supplies binary addressing elements A 7 , A 6 , ... A 0 of a data YY among the data D 0 , ... D 7 applied to the addressing inputs AD 0 , ... AD 7 of memory M. If the binary element A O is equal to 1, this means for memory M that a stop code is absent at address YY. As in the previous case, the signal ES applied to the input of the OR gate 1 to control writing in the memory M, results from the decoding of the signals A 1 , ... A 7 ; the binary element A O is not processed in this decoding. It is applied to the DN data entry in the memory.

Pour détecter un code d'arrêt dans les données D0,... D7 présentes sur les entrées AD0, AD7 de la mémoire M, lors d'un échange de données entre une mémoire locale d'un microprocesseur et un périphérique à travers le circuit de demande d'accès direct à la mémoire, le système réagit de la manière suivante : lorsqu'une donnée XX parmi les données D0,... D7 est un code d'arrêt, le signal de sortie DOUT de la mémoire est au niveau logique 0. Si simultanément le signal DACK, fourni par le circuit de demande d'accès, est actif, (niveau logique bas) il apparaît en sortie de la bascule R/S un signal IT de niveau logique 1 indiquant la détection d'un code d'arrêt.To detect a stop code in the data D 0 , ... D 7 present on the inputs AD 0 , AD 7 of the memory M, during an exchange of data between a local memory of a microprocessor and a peripheral through the circuit for requesting direct access to the memory, the system reacts as follows: when a data item XX among the data items D 0 , ... D 7 is a stop code, the output signal DOUT of the memory is at logic level 0. If simultaneously the DACK signal, supplied by the access request circuit, is active, (logic level low), an IT signal of logic level 1 appears at the output of the R / S flip-flop indicating the detection of a stop code.

La mémoire M peut être par exemple une mémoire à accès aléatoire, comportant 256 registres de 1 élément binaire.The memory M can for example be a random access memory, comprising 256 registers of 1 binary element.

La figure 3 représente en a et b des chronogrammes qui correspondent respectivement aux signaux essentiels reçus ou émis par un microprocesseur pour échanger des données avec une ressource périphérique.FIG. 3 represents in a and b chronograms which correspond respectively to the essential signals received or emitted by a microprocessor for exchanging data with a peripheral resource.

Le chronogramme a représente les principaux signaux qui interviennent lors d'une opération de lecture d'un périphérique. Le microprocesseur émet vers le périphérique des signaux d'adresse schématisés en AD sur la figure ; il émet ensuite un signal IOR de commande d'opérations d'entrée-sortie, et plus particulièrement de lecture de ce périphérique. Ensuite, les données D peuvent être transférées vers le microprocesseur.The timing diagram a represents the main signals which intervene during a reading operation of a peripheral. The microprocessor transmits to the peripheral address signals shown diagrammatically in AD in the figure; it then sends an IOR signal for controlling input-output operations, and more particularly for reading this peripheral. Then the D data can be transferred to the microprocessor.

Le chronogramme b de cette figure représente schématiquement les signaux essentiels qui interviennent dans une opération d'écriture de données dans un périphérique. Le microprocesseur émet tout d'abord des signaux d'adresses AD en direction de la ressource concernée . il émet ensuite un signal IOW de commande d'opération d'entrée/sortie et plus particulièrement d'écriture, en direction de cette ressource périphérique. Enfin, le microprocesseur transfère les données D. en direction de cette ressource.The timing diagram b of this figure schematically represents the essential signals which intervene are involved in writing data to a device. The microprocessor first transmits address signals AD in the direction of the resource concerned. it then sends an IOW signal for commanding input / output operation and more particularly for writing, in the direction of this peripheral resource. Finally, the microprocessor transfers the data D. towards this resource.

La figure 4 est un chronogramme qui représente schématiquement les principaux signaux échangés entre un microprocesseur et le circuit de demande d'accès direct à la mémoire, ainsi que les principaux signaux échangés entre ce circuit et une ressource périphérique intervenant sur l'un des canaux de ce circuit de demande d'accès direct à la mémoire.FIG. 4 is a timing diagram which schematically represents the main signals exchanged between a microprocessor and the circuit for requesting direct access to the memory, as well as the main signals exchanged between this circuit and a peripheral resource intervening on one of the channels of this circuit for requesting direct access to the memory.

Lorsque l'une des ressources, telle que le périphérique Pl par exemple (figure 1) désire échanger des données avec le microprocesseur MP1 ou avec la mémoire qui lui est associée, elle émet tout d'abord un signal DREQl de demande de transfert qui est fourni au circuit de demande d'accès (DMA1) . Ce circuit de demande d'accès direct à la mémoire fournit alors au microprocesseur MP1 un signal BREQ indiquant que le circuit de demande d'accès a reçu une demande de transfert et désire utiliser le bus. Une fois le cycle en cours terminé, le microprocesseur émet alors un signal BACK indiquant au circuit de demande d'accès direct à la mémoire que la demande d'accès au bus est acceptée. Alors, le circuit DMA1, en fonction des différentes priorités des demandes de transfert qu'il reçoit, émet le signal DACK1 qui est appliqué au périphérique Pl ; ce signal indique au périphérique que sa demande de transfert est acceptée. C'est la descente du signal DACK, qui permet de déclencher le transfert de données du périphérique P1 vers la mémoire associée au microprocesseur MP1.When one of the resources, such as the peripheral P l for example (FIG. 1) wishes to exchange data with the microprocessor MP 1 or with the memory associated with it, it first of all emits a signal DREQ l of request for transfer which is provided to the access request circuit (DMA 1 ). This direct memory access request circuit then supplies the microprocessor MP 1 with a signal BREQ indicating that the access request circuit has received a transfer request and wishes to use the bus. Once the cycle in progress is finished, the microprocessor then sends a BACK signal indicating to the circuit for direct memory access request that the bus access request is accepted. Then, the DMA circuit 1 , as a function of the different priorities of the transfer requests that it receives, transmits the signal DACK 1 which is applied to the peripheral P l ; this signal indicates to the peripheral that its transfer request is accepted. It is the descent of the DACK signal, which triggers the transfer of data from the peripheral P 1 to the memory associated with the microprocessor MP 1 .

La figure 5 est un chronogramme qui représente schématiquement les principaux signaux qui parviennent sur les entrées du système de l'invention, pour l'enregistrement ou programmation d'un code d'arrêt de référence, dans la mémoire à accès aléatoire M. Sur ce chronogramme, le signal ES est un signal qui est fourni par le microprocesseur ou le circuit de demande d'accès et qui est appliqué sur l'entrée de la porte OU1 du circuit de commande C. Ce signal résulte du. décodage des adresses A1,...A7 fournies par le microprocesseur ou par le circuit de demande d'accès, à l'exception de l'adresse A0. Après ce décodage, le microprocesseur fournit le signal IOW de commande d'opération d'entréesortie, et précisément d'écriture ; ce signal est appliqué à l'entrée de la porte ET du circuit de commande C. Il en résulte que le signal de sortie EDCA de la porte OUI du circuit de commande devient actif et passe donc au niveau bas. Ce signal est appliqué à l'entrée d'écriture WE de la mémoire M. Alors, si les signaux de données D0 à D7 sont appliqués sur les entrées d'adressage AD0,... AD7 de la mémoire, et si le signal binaire d'adressage AO est appliqué sur l'entrée de données DIN de la mémoire M, ce signal binaire est enregistré à l'adresse désirée de la mémoire M. Lorsque le niveau logique de ce signal A0 est 0 (A0=0), cela signifie qu'à l'adresse déterminée par les signaux de données D0 à D7, un code d'arrêt est enregistré ; au contraire, si le niveau logique de ce signal A0 est haut (A0=1), cela signifie qu'il n'y a pas de code d'arrêt à l'adresse correspondante. Après l'inscription du code d'arrêt dans la mémoire M, les signaux IOW, EDCA et ES redeviennent inactifs et passent donc au niveau logique 1.FIG. 5 is a timing diagram which schematically represents the main signals which arrive at the inputs of the system of the invention, for the recording or programming of a reference stop code, in the random access memory M. timing diagram, the signal ES is a signal which is supplied by the microprocessor or the access request circuit and which is applied to the input of the OR gate 1 of the control circuit C. This signal results from. decoding of addresses A 1 , ... A 7 supplied by the microprocessor or by the access request circuit, with the exception of address A 0 . After this decoding, the microprocessor supplies the signal IOW for controlling the operation of the input output, and precisely of writing; this signal is applied to the input of the AND gate of the control circuit C. As a result, the output signal EDCA of the YES gate of the control circuit becomes active and therefore goes low. This signal is applied to the write input WE of memory M. Then, if the data signals D 0 to D 7 are applied to the addressing inputs AD 0 , ... AD 7 of the memory, and if the binary addressing signal A O is applied to the DIN data input of memory M, this binary signal is recorded at the desired address of memory M. When the logic level of this signal A 0 is 0 (A 0 = 0), this means that on l address determined by data signals D 0 to D 7 , a stop code is recorded; on the contrary, if the logic level of this signal A 0 is high (A 0 = 1), this means that there is no stop code at the corresponding address. After writing the stop code into memory M, the signals IOW, EDCA and ES become inactive again and therefore pass to logic level 1.

La figure 6 est un chronogramme des principaux signaux d'entrées et de sorties du système de l'invention, dans le cas de la détection d'un code d'arrêt, au cours d'un transfert de données entre un périphérique tel que Pl (figure 1) et la mémoire locale M1 du microprocesseur MP1 à travers un canal du circuit de demande d'accès. Les données à transférer sont représentées en D0,... D7 sur ce chronogramme. Pour effectuer ce transfert, le microprocesseur émet tout d'abord un signal de commande d'opération d'entrée-sortie de lecture IOR ; ce signal commande, d'une part la lecture du périphérique Pl, et il est appliqué, d'autre part, à l'une des entrées de la porte ET du circuit de commande C du système de détection de l'invention validant la mémoire M à accès aléatoire. Avec un certain retard qui dépend du temps d'accès de la mémoire à accès aléatoire M, et si un code d'arrêt est présent à l'adresse déterminée par les données D0 à D7 reçues dans la mémoire à accès aléatoire M, le signal de sortie DOUT de la mémoire M passe à un niveau logique bas. Lorsque le transfert en cours concerne le canal 1 du circuit (DMA1) de demande d'accès direct à la mémoire locale M1, celui-ci fournit le signal DACK1 d'acceptation de transfert de données qui est appliqué à la porte OU2 du circuit de test T, le signal de sortie de cette porte OU2, appliqué à l'entrée S de la bascule R/S devient actif (passe au niveau logique bas) ; alors, le signal EDCA appliqué à l'entrée R de la bascule R/S étant à un niveau logique 1, le signal de sortie IT de la bascule R/S passe au niveau logique 1. Ce signal est appliqué au microprocesseur MP1 et éventuellement au circuit de demande d'accès DMA1, pour provoquer, soit une interruption du microprocesseur, soit un arrêt du transfert de données par l'intermédiaire du circuit (DMA1) de demande d'accès direct à la mémoire M1. Toute nouvelle programmation d'un code d'arrêt dans la mémoire M nécessite de rendre actif le signal EDCA de sortie de la porte OU1 ; ce signal qui est alors à un niveau logique bas, provoque la remise à zéro (niveau logique bas), du signal de sortie IT de la bascule R/S.FIG. 6 is a timing diagram of the main input and output signals of the system of the invention, in the case of the detection of a code stop, during a data transfer between a peripheral such as P l (FIG. 1) and the local memory M 1 of the microprocessor MP1 through a channel of the access request circuit. The data to be transferred are represented in D 0 , ... D 7 on this timing diagram. To carry out this transfer, the microprocessor first emits an IOR read input-output operation control signal; this signal controls, on the one hand the reading of the peripheral P l , and it is applied, on the other hand, to one of the inputs of the AND gate of the control circuit C of the detection system of the invention validating the random access memory M. With a certain delay which depends on the access time of the random access memory M, and if a stop code is present at the address determined by the data D 0 to D 7 received in the random access memory M, the output signal DOUT of the memory M goes to a low logic level. When the transfer in progress concerns channel 1 of the circuit (DMA 1 ) requesting direct access to the local memory M 1 , the latter supplies the signal DACK 1 of data transfer acceptance which is applied to the OR gate. 2 of the test circuit T, the output signal from this OR gate 2 , applied to the input S of the R / S flip-flop becomes active (goes to low logic level); then, the EDCA signal applied to the input R of the R / S flip-flop being at a logic level 1, the output signal IT of the R / S flip-flop passes to logic level 1. This signal is applied to the microprocessor MP 1 and possibly to the DMA 1 access request circuit, to cause either an interruption of the microprocessor or a stop of the data transfer via the circuit (DMA 1 ) for direct access request to the memory M 1 . Any new programming of a stop code in memory M requires activating the signal EDCA output from OR gate 1 ; this signal which is then at a low logic level, causes the reset to zero (low logic level) of the output signal IT of the R / S flip-flop.

La figure 7 est un chronogramme des principaux signaux d'entrée et de sortie du système de l'invention, dans le cas d'un transfert de données effectué entre la mémoire locale M1 du microprocesseur MP1 par exemple, et le périphérique P1 à travers un canal du circuit de demande d'accès. Les données DO à D7 transférées de la mémoire au périphérique P1, sont appliquées sur les entrées d'adresses AD0,... AD7 de la mémoire M du système de détection. Le circuit de demande d'accès DMA1 fournit également un signal de commande d'opérations d'entrée-sortie d'écriture IOW, à la mémoire M du système de détection ; après un certain temps d'accès, et si un code d'arrêt est présent à l'adresse déterminée par les données D0 à D7 reçues dans la mémoire à accès aléatoire M, le signal de sortie DOUT de la mémoire M devient actif (passe à un niveau logique bas). Si le transfert en cours concerne le canal L1 du circuit DMA1 de demande d'accès direct à la mémoire, celui-ci fournit alors le signal DACK 1 (niveau logique bas). Les signaux DOUT et DACK 1 sont appliqués sur les entrées de la porte OU2 du circuit de test T ; s'ils sont tous deux à un niveau logique bas, il en résulte l'application d'un signal de niveau logique bas sur l'entrée S de la bascule R/S. Alors, le signal IT sur la sortie Q de la bascule R/S passe au niveau logique 1, indiquant ainsi qu'un code d'arrêt est présent dans les données transférées ; ce code d'arrêt correspond à un code de référence enregistré dans la mémoire M. Le signal IT de niveau logique haut (niveau 1) est appliqué, comme dans l'exemple précédent, au microprocesseur et éventuellement, au circuit de demande d'accès correspondants pour provoquer soit une interruption du traitement effectué par ce microprocesseur, soit un arrêt du transfert de données.FIG. 7 is a timing diagram of the main input and output signals of the system of the invention, in the case of a data transfer carried out between the local memory M 1 of the microprocessor MP 1 for example, and the peripheral P 1 through a channel in the access request circuit. The data D O to D 7 transferred from the memory to the peripheral P 1 , are applied to the address inputs AD 0 , ... AD 7 of the memory M of the detection system. The access request circuit DMA 1 also supplies a signal for controlling input / output operations for writing IOW, to the memory M of the detection system; after a certain access time, and if a stop code is present at the address determined by the data D 0 to D 7 received in the random access memory M, the output signal DOUT of the memory M becomes active (goes to a low logic level). If the transfer in progress concerns channel L 1 of the DMA 1 circuit for direct memory access request, the latter then supplies the signal DACK 1 (low logic level). The DOUT and DACK 1 are applied to the inputs of OR gate 2 of the test circuit T; if they are both at a low logic level, this results in the application of a low logic level signal to the input S of the R / S flip-flop. Then, the signal IT on the output Q of the R / S flip-flop goes to logic level 1, thus indicating that a stop code is present in the transferred data; this stop code corresponds to a reference code stored in memory M. The IT signal of high logic level (level 1) is applied, as in the previous example, to the microprocessor and possibly to the access request circuit correspondents to cause either an interruption of the processing carried out by this microprocessor, or a stop of the data transfer.

Comme dans les autres exemples de fonctionnement qui viennent d'être décrits, le signal WE est inactif (niveau logique 1). Les états des signaux ES et A0 appliqués respectivement sur l'entrée DIN de la mémoire M et sur l'entrée de la porte OU1 du circuit de commande C sont sans importance dans ce cas, la mémoire M à accès aléatoire étant seulement lue.As in the other operating examples which have just been described, the signal WE is inactive (logic level 1). The states of the signals ES and A 0 applied respectively to the DIN input of the memory M and to the input of the OR gate 1 of the control circuit C are irrelevant in this case, the random access memory M being only read .

Dans l'exemple de réalisation du système de l'invention, la mémoire M qui est constituée par 256 registres de 1 élément binaire permet la programmation de 256 codes d'arrêt de référence.In the exemplary embodiment of the system of the invention, the memory M which is constituted by 256 registers of 1 binary element allows the programming of 256 reference stop codes.

Claims (3)

1. Système (CA11) de détection de codes d'arrêt programmables dans un échange de données effectué entre la mémoire locale (Ml) d'un microprocesseur (MP1) et un périphérique (P1 ou P2) dans un ensemble processeur utilisant un circuit (DMAl) d'accès direct à la mémoire locale (M1) , ce circuit partageant l'accès à un bus commun (BUS) permettant des échanges de données entre des périphériques (P1, P2) et la mémoire locale (Ml), ce circuit (DMA1) d'accès direct à la mémoire locale (Ml) comprenant plusieurs canaux (L1, L2) d'échanges de données avec les périphériques (P1, P2,...), caractérisé en ce qu'il comprend une mémoire (M) à accès aléatoire recevant les données (D0,... D7) sur des entrées d'adressage et recevant un élément binaire d'adresse (A0) sur une entrée (DIN) de données, un circuit de commande (C) présentant des sorties qui sont respectivement reliées à des entrées de validation (CE) et de commande d'écriture (WE) de la mémoire à accès aléatoire (M), ce circuit de commande recevant respectivement sur des entrées, des signaux (IOR, IOW, ES) qui proviennent du microprocesseur ou du circuit d'arbitrage (DMA1) et qui sont respectivement relatifs aux opérations d'entrée-sortie en écriture ou en lecture du périphérique (P1), ainsi qu'au décodage des poids d'adresses, et un circuit de test (T) relié à une sortie de lecture (DOUT) de la mémoire à accès aléatoire (M), pour tester, au cours d'un échange de données la valeur binaire enregistrée à l'adresse courante de la mémoire à accès aléatoire (M), déterminée par les signaux de données (D0 à D7), ce test étant commandé par un signal de commande (DACK1) appliqué au circuit de test (T) et à ladite ressource (Pl) par le circuit d'accès direct à la mémoire (DMA1) à la mémoire locale (M1).1. System (CA 11 ) for detecting programmable stop codes in a data exchange carried out between the local memory (M l ) of a microprocessor (MP1) and a peripheral (P 1 or P 2 ) in a processor assembly using a circuit (DMA l ) for direct access to the local memory (M 1 ), this circuit sharing access to a common bus (BUS) allowing data exchanges between peripherals (P 1 , P 2 ) and the local memory (M l ), this circuit (DMA 1 ) for direct access to the local memory (M l ) comprising several channels (L 1 , L 2 ) for exchanging data with the peripherals (P 1 , P 2 , ...), characterized in that it comprises a random access memory (M) receiving the data (D 0 , ... D7 ) on addressing inputs and receiving a binary address element (A 0 ) on a data input (DIN), a control circuit (C) having outputs which are respectively connected to validation (CE) and write control (WE) inputs of the random access memory e (M), this control circuit receiving respectively on inputs, signals ( IOR , IOW , ES) which originate from the microprocessor or the arbitration circuit (DMA 1 ) and which respectively relate to the input / output operations in writing or reading of the peripheral (P 1 ), as well as to the decoding of the weights of addresses, and a test circuit (T) connected to a read output (DOUT) of the random access memory (M), for testing, during a data exchange, the binary value recorded at the current address of the random access memory (M), determined by the data signals (D 0 to D 7 ), this test being controlled by a control signal (DACK 1 ) applied to the test circuit (T) and to said resource (P l ) by the direct memory access circuit (DMA 1 ) to the local memory (M 1 ). 2. Système selon la revendication 1, caractérisé en ce que le circuit de commande (C) comprend une porte de type "ET" recevant du microprocesseur (MP1) ou du circuit (DMA1) de demande d'accès les signaux (IOW et IOR) relatifs aux opérations d'entréesortie et commandant l'écriture ou la lecture du péri- phérique (P1 ou P2), une sortie de cette porte "ET" étant reliée à l'entrée de commande de validation (CE) de la mémoire à accès aléatoire (M), et une porte (OU1) de type "OU" recevant sur une entrée, le signal (ES) de décodage des poids d'adresses une autre entrée de cette porte (OU1) de type "OU" étant reliée à la sortie de la porte "ET", la sortie de la porte (OU1) de type "OU" étant reliée à l'entrée (WE) de commande d'écriture de la mémoire à accès aléatoire (M).2. System according to claim 1, characterized in that the control circuit (C) comprises an "AND" type door receiving signals (IOW) from the microprocessor (MP 1 ) or from the circuit (DMA 1 ) and IOR) relating to input-output operations and controlling the writing or reading of peri- hérique p (P 1 or P 2), an output of this "aND" gate being connected to the enable input command (EC ) from the random access memory (M), and a gate (OR 1 ) of "OR" type receiving on an input, the signal (ES) for decoding the address weights another input of this gate (OR 1 ) of the "OR" type being connected to the output of the "AND" gate, the output of the gate (OR 1 ) of the "OR" type being connected to the input (WE) of write command of the access memory random (M). 3. Système selon la revendication 2, caractérisé en ce que le circuit de test (T) comprend une porte (OU2) de type "OU" recevant sur une entrée le signal de commande de test (DACK 1 ) provenant du circuit (DMA1) d'accès direct à la mémoire locale (M1), et sur une autre entrée un signal de sortie (DOUT) de la mémoire (M) à accès aléatoire, indiquant qu'un code d'arrêt a été détecté dans les données (DO à D7) alors transférées, et une bascule de type R/S dont une entrée (S) est reliée à la sortie de la porte (OU2) de type "OU" du circuit de test (T) et dont une autre entrée (R) est reliée à la sortie de la porte (OU1) de type "OU" du circuit de commande (C) pour recevoir un signal EDCA provoquant la remise à zéro de cette bascule, la sortie de cette bascule (R/S) étant reliée à une entrée de commande du circuit (DMA1) de demande d'accès à la mémoire locale (M1) et à une entrée de commande du microprocesseur pour leur fournir un signal relatif à la détection éventuelle d'un code d'arrêt, provoquant l'interruption de l'échange et l'interruption du microprocesseur (MP1) correspondant.3. System according to claim 2, characterized in that the test circuit (T) comprises a gate (OR 2 ) of "OR" type receiving on an input the test control signal ( DACK 1 ) coming from the circuit (DMA 1 ) of direct access to the local memory (M 1 ), and on another input an output signal (DOUT) of the memory (M) with random access, indicating that a code stop was detected in the data (D O to D 7 ) then transferred, and an R / S type flip-flop including one input ( S ) is connected to the output of the door (OR 2 ) of type "OR" of the test circuit (T) and of which another input (R) is connected to the output of the door (OR 1 ) of type "OR" control circuit (C) to receive a signal EDCA causing the reset of this flip-flop, the output of this flip-flop (R / S) being connected to a command input of the circuit (DMA 1 ) for requesting access to the local memory (M 1 ) and to an input of control of the microprocessor to supply them with a signal relating to the possible detection of a stop code, causing the interruption of the exchange and the interruption of the corresponding microprocessor (MP 1 ).
EP83401493A 1982-07-27 1983-07-20 System for the detection of programmable stop codes in a data transfer between a local microprocessor memory and a peripheral unit in a processor system using a direct access circuit to a local memory Expired EP0100712B1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8213084A FR2531244B1 (en) 1982-07-27 1982-07-27 SYSTEM FOR DETECTING PROGRAMMABLE STOP CODES IN A DATA TRANSFER INTERVENING BETWEEN A LOCAL MEMORY OF A MICROPROCESSOR AND A DEVICE, IN A PROCESSOR ASSEMBLY USING A DIRECT ACCESS CIRCUIT TO LOCAL MEMORY
FR8213084 1982-07-27

Publications (2)

Publication Number Publication Date
EP0100712A1 true EP0100712A1 (en) 1984-02-15
EP0100712B1 EP0100712B1 (en) 1987-03-11

Family

ID=9276351

Family Applications (1)

Application Number Title Priority Date Filing Date
EP83401493A Expired EP0100712B1 (en) 1982-07-27 1983-07-20 System for the detection of programmable stop codes in a data transfer between a local microprocessor memory and a peripheral unit in a processor system using a direct access circuit to a local memory

Country Status (6)

Country Link
US (1) US4570218A (en)
EP (1) EP0100712B1 (en)
JP (1) JPS5943430A (en)
CA (1) CA1233261A (en)
DE (1) DE3370213D1 (en)
FR (1) FR2531244B1 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4922416A (en) * 1984-12-14 1990-05-01 Alcatel Usa, Corp. Interface device end message storing with register and interrupt service registers for directing segmented message transfer between intelligent switch and microcomputer
JPH01241636A (en) * 1988-03-17 1989-09-26 Internatl Business Mach Corp <Ibm> Data processing system
JPH01163799U (en) * 1988-05-06 1989-11-15

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4879552A (en) * 1972-01-24 1973-10-25
US4075691A (en) * 1975-11-06 1978-02-21 Bunker Ramo Corporation Communication control unit
US4067059A (en) * 1976-01-29 1978-01-03 Sperry Rand Corporation Shared direct memory access controller
US4179732A (en) * 1977-06-10 1979-12-18 Dataproducts Corporation Microprogrammable processor control printer system
US4231087A (en) * 1978-10-18 1980-10-28 Bell Telephone Laboratories, Incorporated Microprocessor support system
JPS5790745A (en) * 1980-11-28 1982-06-05 Fujitsu Ltd Circuit controller

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
IBM TECHNICAL DISCLOSURE BULLETIN, vol. 9, no. 10, mars 1967, page 1333, New York, USA *
IEEE TRANSACTIONS ON NUCLEAR SCIENCE, vol. NS-20, no. 2, avril 1973, pages 42-49, New York, USA *
PATENTS ABSTRACTS OF JAPAN, vol. 6, no. 175 (P-141)[1053], 9 septembre 1982 & JP-A-57 090 745 (FUJITSU K.K.) 05-06-1982 *
PROCEEDINGS OF THE CONFERENCE ON MICROPROCESSORS IN AUTOMATION AND COMMUNICATIONS, 19-22 septembre 1978, University of Kent, IERE CONFERENCE PROCEEDINGS, no. 41, pages 395-402, Londres, GB. *
WIRELESS WORLD, vol. 88, no. 1553, février 1982, pages 60-62, Olchester, GB. *

Also Published As

Publication number Publication date
FR2531244A1 (en) 1984-02-03
CA1233261A (en) 1988-02-23
DE3370213D1 (en) 1987-04-16
FR2531244B1 (en) 1987-05-15
EP0100712B1 (en) 1987-03-11
JPH0344333B2 (en) 1991-07-05
JPS5943430A (en) 1984-03-10
US4570218A (en) 1986-02-11

Similar Documents

Publication Publication Date Title
EP0059018B1 (en) Multiprocessor with dynamic task assignment in multiprogramming mode and its use
FR2508200A1 (en) CHANNEL INTERFACE CIRCUIT
EP0272969B1 (en) Method and programmable apparatus for transcribing strings of characters
FR2667706A1 (en) HIERARCHICAL ANTEMEMORY WITH INTEGRATED CIRCUITS.
FR2480460A1 (en) DEVICE FOR TRANSFERRING INFORMATION BETWEEN MAIN UNITS OF A DATA PROCESSING SYSTEM AND A CENTRAL SUBSYSTEM
FR2539528A1 (en) MICROPROCESSOR SYSTEM COMPRISING TWO PROCESSORS
FR2503899A1 (en) METHOD AND DEVICE FOR TRANSMITTING DIGITAL DATA
FR2486290A1 (en) FAST DATA TRANSMISSION DEVICE HAVING A DIRECT MEMORY ACCESS CONTROL CIRCUIT
EP0005722A1 (en) Selection system for a priority interface circuit
EP0466265A1 (en) Control device for buffer memory with reconfigurable partitioning
EP0112208B1 (en) Interface for the control of information exchanges on a communication bus between at least a control unit and peripheral units or between peripheral units
FR2953307A1 (en) MEMORY DIRECT ACCESS CONTROLLER FOR DIRECT TRANSFER OF DATA BETWEEN MEMORIES OF MULTIPLE PERIPHERAL DEVICES
EP1324175A1 (en) Module for securing data by encryption/decryption and/or signature/verification of signature
EP0100712B1 (en) System for the detection of programmable stop codes in a data transfer between a local microprocessor memory and a peripheral unit in a processor system using a direct access circuit to a local memory
EP0102278A1 (en) Universal coupling device for the intercommunication of information processing systems and at least one peripheral unit
EP0027851A1 (en) System for controlling the duration of the time interval between data blocks in a computer-to-computer transmission system
EP0441707B1 (en) Serial bus coupler
EP0636984B1 (en) Method and device for checking the data in a computer
FR2526975A1 (en) Information exchange system for several linked units - uses single line with units in virtual loop for communication independent of geographical positions
EP0777941A1 (en) Local, industrial or domestic network
EP3598315B1 (en) Direct memory access
KR100207690B1 (en) Method of testing cd-rom drive
FR2687487A1 (en) SYSTEM FOR SHARING ACCESS TIME TO A MEMORY SHARED BETWEEN A PROCESSOR AND OTHER APPLICATIONS.
FR2551218A1 (en) METHOD FOR DETERMINING A SPEED AND DEVICE FOR IMPLEMENTING IT
US20050175011A1 (en) Data driven type information processing apparatus and method of increasing transfer speed of data packet

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

AK Designated contracting states

Designated state(s): CH DE GB IT LI NL SE

17P Request for examination filed

Effective date: 19840719

GRAA (expected) grant

Free format text: ORIGINAL CODE: 0009210

AK Designated contracting states

Kind code of ref document: B1

Designated state(s): CH DE GB IT LI NL SE

REF Corresponds to:

Ref document number: 3370213

Country of ref document: DE

Date of ref document: 19870416

ITF It: translation for a ep patent filed
PLBE No opposition filed within time limit

Free format text: ORIGINAL CODE: 0009261

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: NO OPPOSITION FILED WITHIN TIME LIMIT

26N No opposition filed
ITTA It: last paid annual fee
EAL Se: european patent in force in sweden

Ref document number: 83401493.8

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: SE

Payment date: 20000628

Year of fee payment: 18

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: NL

Payment date: 20000629

Year of fee payment: 18

Ref country code: GB

Payment date: 20000629

Year of fee payment: 18

Ref country code: CH

Payment date: 20000629

Year of fee payment: 18

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: DE

Payment date: 20000705

Year of fee payment: 18

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: GB

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20010720

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: SE

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20010721

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: LI

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20010731

Ref country code: CH

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20010731

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: NL

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20020201

EUG Se: european patent has lapsed

Ref document number: 83401493.8

GBPC Gb: european patent ceased through non-payment of renewal fee

Effective date: 20010720

REG Reference to a national code

Ref country code: CH

Ref legal event code: PL

NLV4 Nl: lapsed or anulled due to non-payment of the annual fee

Effective date: 20020201

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: DE

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20020501