JP2010530133A - Structure of surface treatment layer of multilayer substrate and manufacturing method thereof - Google Patents
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Abstract
多層基板の表面処理層の構造は、パッド層と、少なくとも一つの被覆金属層と、はんだマスク層とを含む。パッド層は誘電層に埋め込まれる。少なくとも一つの被覆金属層はパッド層を被覆する。はんだマスク層は少なくとも一つの被覆金属層を露出する開孔を有する。本発明は、まず被覆金属層をパッド層表面に形成した後、はんだマスク層を形成する。その後、被覆金属層の位置に対してはんだマスク層を開孔して、被覆金属層を露出する。本発明のパッド層は誘電層に埋め込まれるため、パッド層と誘電層との間の付着力を増加することができる。同時に、はんだマスク層が被覆金属層の一部を覆うため、パッケージする時スズ材または他の半田とパッド層との接触を避けることができる。The structure of the surface treatment layer of the multilayer substrate includes a pad layer, at least one covering metal layer, and a solder mask layer. The pad layer is embedded in the dielectric layer. At least one coated metal layer covers the pad layer. The solder mask layer has an opening that exposes at least one coated metal layer. In the present invention, a coating metal layer is first formed on the pad layer surface, and then a solder mask layer is formed. Thereafter, a solder mask layer is opened with respect to the position of the covering metal layer to expose the covering metal layer. Since the pad layer of the present invention is embedded in the dielectric layer, the adhesion force between the pad layer and the dielectric layer can be increased. At the same time, since the solder mask layer covers part of the coated metal layer, contact between the tin material or other solder and the pad layer can be avoided when packaging.
Description
本発明は、多層基板の表面処理層の構造及びその製造方法に関し、特にフレキシブル多層基板の表面処理層の構造及びその製造方法に関する。 The present invention relates to a structure of a surface treatment layer of a multilayer substrate and a manufacturing method thereof, and more particularly to a structure of a surface treatment layer of a flexible multilayer substrate and a method of manufacturing the same.
従来の多層基板の表面処理(surface finish)は、パッド層定義(Pad Definition)方式及びはんだマスク層定義(Solder Mask Definition)方式の二つの種類に分けることができる。 The conventional surface finish of a multilayer board can be divided into two types, a pad layer definition (Pad Definition) method and a solder mask layer definition (Solder Mask Definition) method.
図1に示す従来の技術は、パッド層定義方式によって表面処理した表面処理層の構造(Surface Finish Structure)である。その従来の技術は、誘電層にパッド層(Pad)101を形成した後、はんだマスク層104 (Solder Mask) を塗布する。その後、パッド層101の位置で開孔し、パッド層101に残ったゴムくずを取り除くために、デスカム(Descum)のステップを有する。最後に、パッド層101にニッケル材の金属層102及び金材の金属層103を形成する。
The conventional technique shown in FIG. 1 is a surface finish structure (surface finish structure) surface-treated by a pad layer definition method. In the conventional technique, after a pad layer (Pad) 101 is formed on a dielectric layer, a solder mask layer 104 (Solder Mask) is applied. Thereafter, a hole is formed at the position of the
図2に示す従来の技術は、はんだマスク層定義方式によって表面処理した表面処理層の構造である。誘電層にパッド層101を形成した後、はんだマスク層104を塗布する。その後、パッド層101の位置で開孔し、パッド層101に残ったゴムくずを取り除くために、デスカム(Descum)のステップを有する。最後に、またパッド層101にニッケル材の金属層102及び金材の金属層103を形成する。パッド層定義方式と違いところは、パッド層定義方式の開孔の面積はパッド層101が占める全体面積を含むが、はんだマスク層定義方式ははんだマスク層104がパッド層101の一部を覆うようにする。
The conventional technique shown in FIG. 2 is a structure of a surface treatment layer surface-treated by a solder mask layer definition method. After the
前記パッド層定義でもはんだマスク層定義の方式でも、必ずはんだマスク層104の塗布及び開孔の後で、また複数の被覆金属層を形成するステップを行う。後から続く、素子に対して銅を材料とする一般的なパッド層101にパッケージする時、スズ材または他の半田等を用いて、この素子とパッド層101とを接着してパッケージする。しかしながら、スズ材または他の半田と銅の接触には溶融の現像が発生するため、金属層を被覆する目的はスズ材または他の半田と銅との接触を避けることである。しかしながら、上記パッド層定義またははんだマスク層定義の方式は、環境に存在する湿気のため、又は被覆金属層と誘電層、はんだマスク層がお互いに違う材料であって生成する応力のためで、図1または図2の中で121の矢印が指し示す所は層間剥離の可能性があり、スズ材または他の半田をパッド層101と接触させると、溶融が発生して金属間化合物(IMC)が生成して、接点の構造が脆弱になり、製品の信頼度が低下する。
In both the pad layer definition method and the solder mask layer definition method, a step of forming a plurality of coated metal layers is always performed after the application and opening of the
その上、パッド層またははんだマスク層定義の方式に関わらず、パッド層101のすべてが誘電層の表面に形成するため、パッド層101の剥離又は層間分離の可能性があって、パッケージの信頼度が低下する。
In addition, since all of the
そのために、たとえパッケージする時、スズ材または他の半田とパッド層との接触を避け、パッド層が下側の誘電層に対する付着を強めたら、パッケージの信頼度及びパッケージ製品の産出良率を向上することができる。 Therefore, even when packaging, avoid contact between the tin material or other solder and the pad layer, and if the pad layer strengthens the adhesion to the lower dielectric layer, the reliability of the package and the yield rate of the package product are improved. can do.
本発明の一つの目的は、パッド層を誘電層に埋め込んで、パッド層の剥離又は層間分離を避けて、パッケージの信頼度を向上する多層基板の表面処理層の構造及びその製造方法を提供することを課題とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide a structure of a surface treatment layer of a multi-layer substrate and a method of manufacturing the same, in which a pad layer is embedded in a dielectric layer to avoid peeling of the pad layer or interlayer separation and to improve package reliability. This is the issue.
本発明のまた一つの目的は、はんだマスク層を形成する前に、まず被覆金属層を製造して、パッケージする時は、スズ材または他の半田とパッド層との接触を避けて、パッケージの信頼度を向上する多層基板の表面処理層の構造及びその製造方法を提供することを課題とする。 Another object of the present invention is to manufacture the coated metal layer first before forming the solder mask layer, and when packaging, avoid contact between the tin material or other solder and the pad layer. It is an object of the present invention to provide a structure of a surface treatment layer of a multilayer substrate that improves reliability and a manufacturing method thereof.
上記目的を達成するために、本発明の多層基板の表面処理層の構造は、パッド層と、少なくとも一つの被覆金属層と、はんだマスク層とを含む。本発明のパッド層は多層基板の誘電層に埋め込まれ、被覆金属層はパッド層を被覆する。はんだマスク層は被覆金属層を露出する開孔を有する。本発明は、パッド層の表面に被覆金属層を形成した後、またはんだマスク層を形成する。その後、被覆金属層の位置に対してはんだマスク層を開孔して、被覆金属層を露出する。 In order to achieve the above object, the structure of the surface treatment layer of the multilayer substrate of the present invention includes a pad layer, at least one covering metal layer, and a solder mask layer. The pad layer of the present invention is embedded in the dielectric layer of the multilayer substrate, and the covering metal layer covers the pad layer. The solder mask layer has an opening that exposes the coating metal layer. In the present invention, the mask layer is formed after forming the covering metal layer on the surface of the pad layer. Thereafter, a solder mask layer is opened with respect to the position of the covering metal layer to expose the covering metal layer.
本発明のパッド層は誘電層の表面に形成することもできるが、相変わらずまずパッド層の表面に被覆金属層を形成した後、またはんだマスク層を形成する。その後、また被覆金属層の位置に対してはんだマスク層を開孔して、被覆金属層を露出する。 Although the pad layer of the present invention can be formed on the surface of the dielectric layer, the covering metal layer is first formed on the surface of the pad layer, and then the mask layer is formed. Thereafter, a solder mask layer is opened to the position of the covering metal layer to expose the covering metal layer.
本発明は多層基板の表面処理層の構造の製造方法も提供する。本発明の製造方法は、パッド層の表面にパッド層全体を覆う被覆金属層を形成するステップと、パッド層を備えた多層基板の表面にはんだマスク層を形成するステップと、被覆金属層の位置に対してはんだマスク層を開孔して、被覆金属層を露出するステップとを含む。本発明のパッド層は多層基板の誘電層の表面に埋め込まれ、又は多層基板の一つ誘電層の表面に形成する。 The present invention also provides a method for manufacturing the structure of the surface treatment layer of a multilayer substrate. The manufacturing method of the present invention includes a step of forming a covering metal layer covering the entire pad layer on the surface of the pad layer, a step of forming a solder mask layer on the surface of the multilayer substrate including the pad layer, and a position of the covering metal layer. Opening a solder mask layer to expose the covering metal layer. The pad layer of the present invention is embedded in the surface of the dielectric layer of the multilayer substrate or formed on the surface of one dielectric layer of the multilayer substrate.
従来の技術に比べ、本発明の多層基板の表面処理層の構造は、誘電層にパッド層を埋め込むため、パッド層と誘電層との間の付着力が増加することができ、パッド層と誘電層とが易しく層間剥離(Delamination) しないようになって、信頼度を強める。且つはんだマスク層を形成する前に、まず被覆金属層を製造してスズ材または他の半田とパッド層との間の阻障層(Barrier Layer)として、環境に存在する湿気のためで、又は被覆金属層と誘電層、はんだマスク層との間の応力のためで、被覆金属層と誘電層、又は被覆金属層とはんだマスク層との間に層間剥離を引き起す時にも、スズ材または他の半田とパッド層との間の接触を避けることを確保して、パッケージの信頼度を向上することができる。 Compared with the prior art, the structure of the surface treatment layer of the multilayer substrate of the present invention embeds the pad layer in the dielectric layer, so that the adhesion force between the pad layer and the dielectric layer can be increased, and the pad layer and the dielectric layer The layer is easily peeled off and not delaminated, increasing the reliability. And before forming the solder mask layer, firstly, a coated metal layer is manufactured and used as a barrier layer between the tin material or other solder and the pad layer, for moisture present in the environment, or Also due to the stress between the coated metal layer and the dielectric layer and the solder mask layer, even when causing delamination between the coated metal layer and the dielectric layer, or between the coated metal layer and the solder mask layer, tin or other The reliability of the package can be improved by ensuring that the contact between the solder and the pad layer is avoided.
以下、本発明の上記目的と特徴と効果が更に明らかに理解できるように、添付図面を参照して詳しく説明する。 The above and other objects, features, and advantages of the present invention will be described in detail with reference to the accompanying drawings so that the present invention can be understood more clearly.
図3は、本発明における多層基板の表面処理層の構造の第一実施例の概略図を示す。本発明のパッド層301(Pad)は誘電層に埋め込まれる。この誘電層の材料はポリイミドであることができる。且つ本発明の第一実施例は、まずパッド層301に複数の被覆金属層、即ちニッケル材の被覆金属層302及び金材の被覆金属層303を形成する。その後、はんだマスク層304を形成し、また金材の被覆金属層303の位置に対してはんだマスク層304を開孔して、金材の被覆金属層303を露出し、且つはんだマスク層304がニッケル材の被覆金属層302及び金材の被覆金属層303の一部を覆うようにする。
FIG. 3 shows a schematic diagram of the first embodiment of the structure of the surface treatment layer of the multilayer substrate in the present invention. The pad layer 301 (Pad) of the present invention is embedded in a dielectric layer. The dielectric layer material can be polyimide. In the first embodiment of the present invention, first, a plurality of coating metal layers, that is, a nickel
パッド層301が誘電層に埋め込まれるため、パッド層301と誘電層との間の付着力が増加することができ、パッド層301と誘電層とが易しく層間剥離(Delamination)しないようになって、信頼度を強める。且つ、はんだマスク層定義(Solder Mask Definintion)の方式によって、はんだマスク層304をニッケル材の被覆金属層302、金材の被覆金属層303の一部を覆うようにして、ニッケル材の被覆金属層302、金材の被覆金属層303が湿気または応力のためで、はんだマスク層304との間又は誘電層との間に層間分離が発生する時にも、スズ材または他の半田とパッド層301との間の接触を隔てるのを確保して、パッケージの信頼度を向上する。
Since the
図4は、本発明における多層基板の表面処理層の構造の第二実施例の概略図を示す。第一実施例と同じ、本発明のパッド層401は誘電層に埋め込まれる。この第二実施例は、はんだマスク層定義の方式であるので、はんだマスク層404を形成した後、パッド層401の位置に対してはんだマスク層404を開孔して、パッド層401を露出し、且つはんだマスク層404はパッド層401の一部を覆う。またパッド層401に複数の被覆金属層、即ちニッケル材の被覆金属層402及び金材の被覆金属層403を形成する。
FIG. 4 shows a schematic diagram of the second embodiment of the structure of the surface treatment layer of the multilayer substrate in the present invention. As in the first embodiment, the
図2に示す従来の技術と違い所は、パッド層401が誘電層に埋め込まれるため、パッド層401と誘電層との付着力が増加することができ、パッド層401と誘電層とが易しく層間分離しないようになって、信頼度を強める。
The difference from the conventional technique shown in FIG. 2 is that the
図5は、本発明における多層基板の表面処理層の構造の第三実施例の概略図を示す。第一実施例と同じ、本発明の多層基板の表面処理層の構造のパッド層501は誘電層に埋め込まれる。この第三実施例はパッド層定義(Pad Definition)の方式であるので、本実施例はまずパッド層501に複数の被覆金属層、即ちニッケル材の被覆金属層502及び金材の被覆金属層503を形成する。続いて、はんだマスク層504を形成し、またパッド層501の位置に対してはんだマスク層504を開孔して、金材の被覆金属層503を露出する。前記開孔の面積は、パッド層501が占める面積を含んで且つパッド層501が占める面積より大きい。または、本実施例において、まずはんだマスク層504を形成して、パッド層501の位置に対してはんだマスク層504を開孔する後、またニッケル材の被覆金属層302及び金材の被覆金属層303を形成してもよい。
FIG. 5 is a schematic view of a third embodiment of the structure of the surface treatment layer of the multilayer substrate in the present invention. As in the first embodiment, the
図1に示す従来の技術と違い所は、パッド層301が誘電層に埋め込まれるため、パッド層と誘電層との間の付着力が増加できて、パッド層と誘電層が易く層間分離しないようになって、信頼度が向上する。
1 differs from the prior art shown in FIG. 1 because the
図6は、本発明における多層基板の表面処理層の構造の第四実施例の概略図を示す。パッド層601は誘電層の表面に形成される。第四実施例において、本発明はまずパッド層601に複数の被覆金属層、即ちニッケル材の被覆金属層602及び金材の被覆金属層603を形成する。またはんだマスク層604を形成した後、金材の被覆金属層603の位置に対してはんだマスク層604を開孔して、金材の被覆金属層603を露出して、且つはんだマスク層604はニッケル材の被覆金属層602及び金材の被覆金属層603の一部を覆う。
FIG. 6 shows a schematic diagram of the fourth embodiment of the structure of the surface treatment layer of the multilayer substrate in the present invention. The
本発明のはんだマスク層604は、ニッケル材の被覆金属層602と金材の被覆金属層603の一部とを覆うため、ニッケル材の被覆金属層602、金材の被覆金属層603とはんだマスク層604または誘電層との間に層間分離が発生する時にも、スズ材または他の半田とパッド層601との間の接触を避けることを確保して、パッケージの信頼度を向上することができる。
Since the
図7Aから7Eは、本発明によって図3に示す第一実施例の多層基板の表面処理層の構造を製造する方法フローチャートを示す。図7Aは、一時の基板700の表面にまずパッド層301を形成して、界面接着強化処理305をすることを示す。界面接着強化処理305は例えば、酸素又はアルゴンプラズマ・プロセスの処理である。図7Bは、基板700全体を覆う誘電層702の形成を示す。図7Cは、誘電層702とパッド層301を基板の表面700から分離して且つ上下に反転した後、パッド層301の表面にニッケル材の被覆金属層302及び金材の被覆金属層303を形成して、パッド層301を被覆することを示す。図7Dは、金材の被覆金属層303及び誘電層702全体を覆うはんだマスク層304を形成することを示す。図7Eは、ニッケル材の被覆金属層302及び金材の被覆金属層303の位置に対してはんだマスク層304を開孔して、金材の被覆金属層303を露出して、はんだマスク層304が金材の被覆金属層303の一部を覆うようにし、即ち、パッド層301が誘電層702の表面処理層に埋め込まれる構造と、且つはんだマスク層304が金材の被覆金属層303の一部を覆う構造とを実現する。しかし、本発明の図5に示す第三実施例においても、同じ方法によってパッド層501を形成することができ、図7Eで開孔する時、開孔の面積はパッド層301が占める面積を含んで、且つパッド層301が占める面積より大きくなることがよい。例え、本発明の図4に示す第二実施例におけるパッド層401を形成しようとすると、図7Cと図7Dとのステップの順番を変えれば、即ち、まずはんだマスク層304を形成して開孔して、はんだマスク層304がパッド層301の一部を覆うようにしてから、またニッケル材の被覆金属層302及び金材の被覆金属層303を形成してもよい。
7A to 7E show a method flowchart for manufacturing the structure of the surface treatment layer of the multilayer substrate of the first embodiment shown in FIG. 3 according to the present invention. FIG. 7A shows that the
図8Aから図8Eは、本発明によって図5に示す第三実施例の多層基板の表面処理層の構造を製造する方法フローチャートを示す。図8Aは、基板800の表面にまずはんだマスク層504を形成することを示す。図8Bは、はんだマスク層504の表面に、まずパッド層501を形成して、また誘電層802を形成し、パッド層501と誘電層802との間に界面接着強化処理505、例えば、酸素又はアルゴンのプラズマ・プロセス処理をすることを示す。図8Cは、はんだマスク層504を基板800の表面から分離して且つ上下に反転して、はんだマスク層504を開孔するように、はんだマスク層504が上に向けるようにすることを示す。図8Dは、パッド層501を埋め込まれた位置に対してはんだマスク層504を開孔して、パッド層501を露出し、図8Dの開孔の面積がパッド層501が占める面積を含むとともにパッド層501が占める面積より大きいようにすることを示す。図8Eは、パッド層501の表面にニッケル材の被覆金属層502及び金材の被覆金属層503を形成して、パッド層501を被覆することを示す。即ち、パッド層501が誘電層802の表面処理層に埋め込まれる構造が実現できる。しかし、本発明の図4に示す第二実施例においても、同じ方法でパッド層401を形成することができ、図8Dで開孔する時は、はんだマスク層504がパッド層501の一部を覆うようにしてもよい。
8A to 8E show a flowchart of a method for manufacturing the structure of the surface treatment layer of the multilayer substrate of the third embodiment shown in FIG. 5 according to the present invention. FIG. 8A shows that a
且つ、上記の本発明の第一実施例から第四実施例において、パッド層301、401、501及び601と誘電層との間に界面接着強化処理305、405、505及び605をして、パッド層301、401、501及び601と誘電層との間の付着強度を増加する。更にパッド層301、401、501及び601の剥離又は層間分離を避けることができる。
In the first to fourth embodiments of the present invention, the interfacial
最後に、本発明は基板を利用して誘電層に埋め込まれるパッド層を製造するため、パッド層と誘電層との間の付着力を増加することができ、パッド層の剥離又は層間分離を避け、信頼度を強める。同時に、はんだマスク層を形成する前に、まず被覆金属層を製造して、はんだマスク層が被覆金属層の一部を覆うようにして、湿気又は応力のためで、被覆金属層とはんだマスク層又は誘電層との間に層間分離が発生する時にも、スズ材または他の半田とパッド層との間の接触を避けることを確保して、パッケージの信頼度を向上することができる。従って、多層基板パッケージの信頼度及びパッケージ製品の産出良率を向上することができる。 Finally, since the present invention uses a substrate to manufacture a pad layer embedded in a dielectric layer, the adhesion between the pad layer and the dielectric layer can be increased, avoiding peeling or delamination of the pad layer. , Strengthen the reliability. At the same time, before forming the solder mask layer, the coated metal layer is first manufactured, so that the solder mask layer covers a part of the coated metal layer, due to moisture or stress, the coated metal layer and the solder mask layer Alternatively, even when interlayer separation occurs between the dielectric layer and the dielectric layer, the reliability of the package can be improved by ensuring that the contact between the tin material or other solder and the pad layer is avoided. Therefore, the reliability of the multilayer substrate package and the yield rate of the package product can be improved.
当該分野の技術を熟知するものが理解できるように、本発明の好適な実施形態を上記の通り開示したが、これらは決して本発明を限定するものではない。本発明の主旨と範囲を脱しない範囲内で各種の変更や修正を加えることができる。従って、本発明の特許請求の範囲は、このような変更や修正を含めて広く解釈されるべきである。 Although preferred embodiments of the present invention have been disclosed above, as those skilled in the art can appreciate, they are not intended to limit the invention in any way. Various changes and modifications can be made without departing from the spirit and scope of the present invention. Accordingly, the scope of the claims of the present invention should be construed broadly including such changes and modifications.
101、301、401、501、601: パッド層
104、304、404、504、604: はんだマスク層
102: ニッケル材の金属層
103: 金材の金属層
302、502、602: ニッケル材の被覆金属層
303、503、603: 金材の被覆金属層
305、405、505、605:界面接着強化処理
700、800: 基板
702、802: 誘電層
101, 301, 401, 501, 601:
Claims (29)
誘電層に埋め込まれるパッド層と、前記パッド層を被覆する少なくとも一つの被覆金属層と、前記被覆金属層を露出する開孔を有するはんだマスク層とを含むことを特徴とする多層基板の表面処理層の構造。 The structure of the surface treatment layer of the multilayer substrate,
A surface treatment of a multilayer substrate, comprising: a pad layer embedded in a dielectric layer; at least one coating metal layer covering the pad layer; and a solder mask layer having an opening exposing the coating metal layer Layer structure.
パッド層の表面にパッド層全体を覆う少なくとも一つの被覆金属層を形成するステップと、
前記パッド層を備えた前記多層基板の表面にはんだマスク層を形成するステップと、
前記被覆金属層の位置に対して前記はんだマスク層を開孔して、前記被覆金属層を露出するステップとを含むことを特徴とする多層基板の表面処理層の構造の製造方法。 A method of manufacturing a structure of a surface treatment layer of a multilayer substrate,
Forming at least one covering metal layer covering the entire pad layer on the surface of the pad layer;
Forming a solder mask layer on the surface of the multilayer substrate with the pad layer;
Opening the solder mask layer with respect to the position of the covering metal layer, and exposing the covering metal layer.
はんだマスク層を形成するステップ、
前記多層基板の誘電層の表面に埋め込まれるパッド層の位置に対して、前記はんだマスク層を開孔して、前記パッド層を露出するステップと、
前記パッド層の表面に前記パッド層を被覆する少なくとも一つの被覆金属層を形成するステップとを含むことを特徴とする多層基板の表面処理層の構造の製造方法。 A method of manufacturing a structure of a surface treatment layer of a multilayer substrate,
Forming a solder mask layer;
Opening the solder mask layer with respect to the position of the pad layer embedded in the surface of the dielectric layer of the multilayer substrate, exposing the pad layer;
Forming a surface treatment layer structure of a multilayer substrate, comprising: forming at least one covering metal layer covering the pad layer on the surface of the pad layer.
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|---|---|---|---|---|
| JP2022098442A (en) * | 2020-12-21 | 2022-07-01 | インテル コーポレイション | Novel lga architecture for improving reliability performance of metal defined pads |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08107264A (en) * | 1994-10-03 | 1996-04-23 | Hitachi Ltd | High density wiring board and manufacturing method thereof |
| JP2002290036A (en) * | 2001-03-28 | 2002-10-04 | Kyocera Corp | Wiring board manufacturing method |
| JP2004063929A (en) * | 2002-07-31 | 2004-02-26 | Kyocera Corp | Wiring board and electronic device using the same |
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| US5446247A (en) * | 1993-11-19 | 1995-08-29 | Motorola, Inc. | Electrical contact and method for making an electrical contact |
| US6558979B2 (en) * | 1996-05-21 | 2003-05-06 | Micron Technology, Inc. | Use of palladium in IC manufacturing with conductive polymer bump |
| JP2003031576A (en) * | 2001-07-17 | 2003-01-31 | Nec Corp | Semiconductor device and method of manufacturing the same |
| CN1476289A (en) * | 2002-08-15 | 2004-02-18 | 联测科技股份有限公司 | Solder pad structure of printed circuit board |
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| US20070114674A1 (en) * | 2005-11-22 | 2007-05-24 | Brown Matthew R | Hybrid solder pad |
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2007
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08107264A (en) * | 1994-10-03 | 1996-04-23 | Hitachi Ltd | High density wiring board and manufacturing method thereof |
| JP2002290036A (en) * | 2001-03-28 | 2002-10-04 | Kyocera Corp | Wiring board manufacturing method |
| JP2004063929A (en) * | 2002-07-31 | 2004-02-26 | Kyocera Corp | Wiring board and electronic device using the same |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022098442A (en) * | 2020-12-21 | 2022-07-01 | インテル コーポレイション | Novel lga architecture for improving reliability performance of metal defined pads |
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