Claims (43)
전이사이클 동작을 행하는 동안 정보를 전이하게 서브시스템과 공통으로 다수 워어드 버스에 결합되어 횡렬 및 종렬 어드레스들을 내포한 버스상의 다수 워어드 어드레스 메모리 요구 신호를 발생시키게 동작하는 중앙처리장치를 포함한 시스템에 사용하기 위한 메모리 서브시스템으로, 일단의 입력어드레스 라인이 결선된 메모리 유니트를 각각 독립적으로 상기 다수 워어드 버스에 결합시키고, 이들 메모리 유니트 각각에 횡렬을 이루게 다수의 RAM칩을 내장시키며 다수의 횡렬 및 종렬로 분할시킨 다수의 어드레스 지정가능한 메모리 저장디바이스 어레이를 이들 RAM칩에 내장시켜 독립적으로 어드레스 지정가능한 다수의 메모리 모듈유니트와; 메모리 요구 어드레스의 횡렬 및 종렬 어드레스를 각기 저장할 수 있도록 상기 버스에 결합시켰을 뿐만 아니라 상기 메모리 모듈 유니트의 일단의 라인과 공통으로 접속시킨 제1 및 제2 다수 비트 3상태 레지스터와; 상기 제1의 1상태 레지스터에 병렬고 인가된 최소 유효 자리수 종렬 어드레스 비트를 수신하도록 버스에 결합시킴에 따라, 상기 메모리 유니트로 횡렬 어드레스가 전이하는 동안 상기 최소 유효 자리수 어드레스 비트 중 적어도 1비트의 코딩 기능에 따라 상기 종렬어드레스 비트를 수정하게 동작하는 증분회로와; 그리고 상기 어드레스 레지스터에 결합시켰을 뿐만 아니라 상기 제1어드레스 레지스터에 병렬도 인가된 최소 유효자리수 어드레스 비트를 수신하도록 버스에 그리고 상기 증분회로 및 상기 메모리 모듈유니트 중 규정유니트의 일단의 어드레스 라인에 결합시킴에 따라, 단일 버스 사이클 동작을 행하는 동안 최소한의 시간 내에 상기 다수의 어드레스 지정가능한 메모리 모듈 유니트 어레이 내의 다수의 순차 저장 위치점을 동시 호출시킬 수 있는 상기 메모리 모듈중 규정된 모듈에, 상기 최소 유효자리수 횡렬 어드레스 비트 및 상기 증분회로에서 생성되어 나온 종렬 어드레스 비트를 연속적으로 인가하도록 동작하는 선택회로로 구성된 메모리 서브시스템.A system comprising a central processing unit coupled to a multiple word bus in common with the subsystem to transfer information during a transition cycle operation, the central processing unit operative to generate a multiple word address memory request signal on the bus containing row and column addresses. A memory subsystem for use, which independently couples a memory unit having a set of input address lines to the multiple word buses, embeds a plurality of RAM chips in parallel with each of these memory units, A plurality of memory module units independently addressable by embedding a plurality of addressable memory storage device arrays divided into columns in these RAM chips; First and second multiple bit tri-state registers coupled to the bus so as to store horizontal and vertical addresses of memory request addresses, respectively, and commonly connected to one line of the memory module unit; Coding at least one of the least significant digit address bits during the transition of the row address to the memory unit by coupling to the bus to receive the least significant digit column address bits applied in parallel to the first one state register. An incremental circuit operable to modify said column address bit in accordance with a function; And to the bus to receive the least significant digit address bits not only coupled to the address register but also applied in parallel to the first address register and to one of the address lines of one of the incremental circuits and the memory module unit. Thus, the least significant digit row in a module defined among the memory modules capable of simultaneously calling a plurality of sequential storage location points within the plurality of addressable memory module unit arrays during a single bus cycle operation. And a selection circuit operable to continuously apply address bits and the column address bits generated by said incremental circuit.
제1항에 있어서, 서브시스템이 추가적으로 어드레스 각각의 최대 유효 자리수 비트 부분에 반응하여 횡렬 어드레스 선택 신호를 발생하도록 버스에 결합된 횡렬 어드레스 수단을 포함하고, 상기 횡렬 어드레스 수단이 상기 메모리 모듈 유니트의 상이한 것에 결합된 다수의 출력과 최대 유효 자리수 비트 위치를 수신하도록 접속된 다수의 셀렉트 입력을 지닌 디코더를 포함하며, 상기 디코더가 상기 최대 유효 자리수 비트에 의해 조절되어 1쌍의 메모리 모듈유니트 내에 상기 횡렬 어드레스를 저장하도록 상기 다수의 출력 중 규정된 것에서 디코딩 출력신호를 발생함에 따라 상기 다수의 순차 저장 위치점을 동시 호출할 수 있게 한 특징이 있는 서브시스템.2. The apparatus of claim 1, wherein the subsystem further comprises row address means coupled to a bus to generate a row address selection signal in response to a maximum significant digit bit portion of each address, wherein the row address means is different from that of the memory module unit. A decoder having a plurality of outputs coupled to the receiver and a plurality of select inputs coupled to receive a maximum significant digit bit position, wherein the decoder is regulated by the maximum significant digit bit to control the row address within a pair of memory module units. And to simultaneously invoke the plurality of sequential storage location points in response to generating a decoded output signal from the specified one of the plurality of outputs.
제1항에 있어서, 서브시스템이 추가적으로 각각의 메모리 요구에 반응하여 규정된 순서의 타이밍 신호를 발생시키는 타이밍 수단을 포함하는데, 이 타이밍 수단을 상기 제1, 제2의 3상태 레지스터, 상기 선택회로, 그리고 상기 다수의 메모리 모듈유니트에 결합시킴에 따라, 상기 제1레지스터 및 선택회로가 상기 일단의 어드레스 입력라인에 횡렬 어드레스를 인가할 수 있도록 상기 규정된 순서의 타이밍 신호중 한 신호의 제1상태에 의해 조절되며, 상기 선택회로 및 제2레지스터가 상기 일단의 어드레스 입력라인에 횡렬 어드레스를 인가할 수 있도록 상기 규정된 순서의 타이밍 신호중 한 신호의 다른 상태에 의해 조절되고, 상기 다수의 메모리 모듈유니트가 상기 횡렬 및 종렬 어드레스를 상기 다수의 메모리 모듈 유니트의 RAM칩에 연속적으로 저장할 수 있도록 상기 타이밍 신호중 다른 것들에 의해 조절되는 특징을 지닌 서브시스템.2. The apparatus of claim 1, wherein the subsystem further comprises timing means for generating timing signals in a prescribed order in response to each memory request, wherein the timing means comprises the first and second three state registers, the selection circuit. And in combination with the plurality of memory module units, a first state of one of the timing signals in the prescribed order so that the first register and the selection circuit can apply a parallel address to the one end of the address input line. Controlled by another state of one of the timing signals in the prescribed order so that the selection circuit and the second register can apply a parallel address to the one end of the address input line, and the plurality of memory module units Continuously storing the row and column addresses in the RAM chips of the plurality of memory module units. Subsystem characterized by being controlled by other of said timing signals.
제3항에 있어서, 서브시스템이 추가적으로 다수의 데이터 레지스터를 포함하는데, 이들을 각기 상기 메모리 모듈 유니트들 중 상이한 유니트, 및 버스에 결합시키고, 상기 최소 유효 자리수 어드레스 비트를 나타내는 신호 및 그 보수를 수신하도록 결합된 제1쌍의 게이트와 2이 제1쌍의 게이트에다 결합시킨 제2쌍의 게이트를 상기 타이밍 수단에다 포함시킴에 따라, 상기 단일 버스 사이클동작을 행하는 동안 순차적으로 어드레스 지정되는 다수의 워어드가 상기 버스로 판독 가능하여지게 신호들을 상기 다수의 데이터 레지스터로 인가될 수 있도록 상기 제2쌍의 게이트가 상기 타이밍 신호의 다른 것들의 상이한 것에 의해 조절되는 특징을 지닌 서브시스템.4. The system of claim 3, wherein the subsystem additionally includes a plurality of data registers, each coupled to a different one of the memory module units, and a bus, to receive a signal indicative of the least significant digit address bit and its complement. By including in the timing means a second pair of gates coupled to the first pair of gates and a second pair of gates coupled to the first pair of gates, a number of wordwords sequentially addressed during the single bus cycle operation. And the second pair of gates is regulated by different ones of the timing signals so that signals can be applied to the plurality of data registers so that they can be read by the bus.
제4항에 있어서, 서브시스템에다 추가적으로 다수의 멀티플렉서를 구성시켰는데, 이들 멀티플렉서는 최소 유효 자리수 어드레스 비트 및 그 보수를 수신할 수 있도록 상기 버스, 이 버스의 상이한 워어드부 그리고 상기 다수의 데이터 레지스터에 결합시킴에 따라, 기수 또는 우수 워어드로부터 리이드 동작을 시동하게 하는 상기 최소 유효 자리수 어드레스 비트의 상기 코딩기능에 따라 상기 버스의 상이한 워어드부에 상기 다수의 워어드 중 상이한 것들을 인가할 수 있게 상기 다수의 멀티 플렉서가 조절되는 특징을 지닌 서브시스템.5. The system of claim 4, wherein a plurality of multiplexers are further configured in a subsystem, the multiplexers being configured to receive the least significant digit address bits and their complement, the bus, different word portions of the bus, and the plurality of data registers. In combination with the above, it is possible to apply different ones of the plurality of wards to different wards on the bus according to the coding function of the least significant digit address bit to start a read operation from an odd or even word. A subsystem with the plurality of multiplexers being adjusted.
제3항에 있어서, 상기 선택회로가 상기 최소 유효 자리수 횡렬 어드레스 비트를 수신할 수 있게 버스에 결합된 일단의 제1입력 단자, 상기 증분 회로에서 접속시킨 일단의 제2입력단자, 그리고 상기 일단의 최소 유효자리수 어드레스 라인에 접속시킨 일단의 출력단자를 지닌 멀티플렉서의 회로를 포함하고, 이 멀티플렉서 회로에다 추가적으로 상기 규정된 순서의 타이밍 신호 중 한 신호를 수신하게 상기 타이밍 수단에 접속된 제어단자를 포함시키며, 이 멀티플렉서 회로가 상기 모듈 중 규정된 것의 상기 최소 유효 자리수의 드레스라인에 상기 횡렬 어드레스 및 종렬 어드레스 비트를 연속적으로 인가시킬 수 있도록 상기 규정 순서의 타이밍 신호 중 한 신호의 상태 변화에 의해 조절되는 특징을 지닌 서브시스템.4. The terminal of claim 3, wherein one end of the first input terminal coupled to a bus to enable the selection circuit to receive the least significant digit row address bit, one end of the second input terminal connected to the incremental circuit, A circuit of a multiplexer having a set of output terminals connected to a least significant digit address line, and in addition to the multiplexer circuit a control terminal connected to the timing means to receive one of the timing signals in the prescribed order; And the multiplexer circuit is adjusted by a state change of one of the timing signals in the prescribed order so that the multiple address and the serial address bits can be successively applied to the dress line of the least significant digit of the specified one of the modules. Subsystem with.
제6항에 있어서, 상기 증분 회로에다 상기 1개의 최소 유효 자리수 어드레스 비트를 수신하게 결합된 캐리 입력단자를 포함시킴에 따라, 이 증분회로가 상기 선택회로에 인가된 어드레스 비트를 하나씩 증가시키도록 상기 최소 유효 자리수 어드레스 비트의 규정된 값 각각에 반응하여 동작하는 특징을 지닌 서브시스템.7. The method of claim 6, wherein the incrementing circuit includes a carry input terminal coupled to receive the one least significant digit address bit, so that the incrementing circuit increments the address bits applied to the selection circuit by one. A subsystem having a characteristic that operates in response to each defined value of a least significant digit address bit.
제6항에 있어서, 상기 유효 자리수 어드레스 비트의 규정차가 상기 순차적인 워어드 저장 위치점들의 어드레스 지정을 행하는 동안 발생하는 부차 영역 어드레스 상태를 나타내며, 상기 증분회로가 상기 규정치 각각에 반응 동작하여 다음의 순차적인 워어드 위치의 어드레스를 지정가능케하는 상기 최소 유효 자리수 종렬 어드레스 비트를 증분시키는 특징을 지닌 서브시스템.7. The method of claim 6, wherein the prescribed difference in the significant digit address bits indicates a secondary region address state that occurs during addressing of the sequential word storage location points, and wherein the incremental circuit operates in response to each of the specified values, thereby performing a next operation. And increment the minimum significant digit column address bits to enable addressing of sequential word positions.
제8항에 있어서, 상기 규정치가 "1"에 해당하는 특징을 지닌 서브시스템.9. The subsystem of claim 8, wherein said prescribed value corresponds to " 1. "
제8항에 있어서, 상기 제1 및 제2 어드레스 레지스터가 각기 동일하게 규정된 수의 단계를 포함하고, 상기 증분회로가 추가적으로 상기 종렬어드레스의 최소 유효 자리수 어드레스 부분을 저장하는 n개의 레지스터 단계를 통해 버스에 병렬로 결합된 n개의 입력단자를 포함하며, 상기 증분회로가 실제적인 경계 어드레스 상태를 나타내는 출력어드레스 합을 발생할 때까지 상기 부차 영역 어드레스 상태 발생 각각에 반응하여, 상기 n개의 최소 유효 자리수 종렬 어드레스 비트를 1만큼 증분시키게 동작하는 특징을 지닌 서브시스템.9. The method of claim 8, wherein the first and second address registers each comprise an equally defined number of steps, and wherein the incremental circuit further comprises n register steps for storing the least significant digit address portion of the column address. And n input terminals coupled in parallel to a bus, the n least significant digit columns in response to each occurrence of the subarea address state until the incremental circuit generates an output address sum indicating an actual boundary address state. A subsystem having a feature that operates to increment an address bit by one.
제10항에 있어서, 상기 실제적인 영역 어드레스 상태가 상기 부차영역 어드레스 상태 발생 주파수의 2n배인 값에 해당하고, 여기서 상기 메모리 서브시스템이 성능에 영향을 주지 않도록 상기 영역 어드레스 상태를 연장시키는 값을 갖게 n을 선택한 특징을 지닌 서브시스템.11. The method of claim 10, wherein the actual area address state corresponds to a value that is 2n times the frequency of occurrence of the subarea address state, where the memory subsystem has a value that extends the area address state so as not to affect performance. Subsystem with a feature of n selected.
제11항에 있어서, 상기 부차영역 어드레스 상태 발생 주파수가 상기 최소 유효자리수 어드레스 비트의 값 "1"에 의해 특정된 2인 특징을 지닌 서브시스템.12. The subsystem of claim 11, wherein the subarea address state occurrence frequency is two specified by the value " 1 " of the least significant digit address bit.
제12항에 있어서, n이 3이고, 단일 사이클 동작을 행하는 동안 짝으로 호출될 수 있는 순차적인 워어드 위치점의 수를 나타내는 규정치의 배수인 값을 지닌 메모리 요구 어드레스에 반응하여 상기 영역 어드레스 상태가 일어나는 특징을 지닌 서브시스템.13. The area address state of claim 12, wherein n is 3 and in response to a memory request address having a value that is a multiple of a prescribed value representing the number of sequential number of ward positions that can be called in pairs during a single cycle operation. Subsystem with the characteristics that occur.
제13항에 있어서, 상기 규정된 수의 값이 16개의 순차적인 워어드 위치점가지 호출울 허용할 수 있도록 상기 영역 어드레스 상태를 연장시키는 15의 배수인 특징을 지닌 서브시스템.14. The subsystem of claim 13, wherein the prescribed number of values is a multiple of 15 to extend the area address state to allow for 16 sequential Warward position point calls.
제10항에 있어서, 추가적으로 상기 메모리 요구 어드레스의 규정된 어드레스 비트를 수신하게 결합된 영역 회로를 포함하고, 상기 규정된 어드레스 비트들의 규정치가 상기 어드레스 합과 일치할 때 상기 영역 어드레스 상태를 나타내는 출력 영역상태 신호 발생용 수단을 포함하는 특징을 지닌 서브시스템.11. An output area according to claim 10, further comprising area circuitry coupled to receive prescribed address bits of said memory request address, said output area indicating said area address status when a prescribed value of said prescribed address bits coincides with said address sum. Subsystem with characteristics comprising means for generating status signals.
제15항에 있어서, 상기 영역 회로를 상기 타이밍 수단에 결합시키고 이 타이밍 수단에다 상기 어드레스 레지스터로부터 최소 유효 자리수 비트를 나타내는 신호와 그 보수를 수신하도록 결합시킨 제1쌍의 게이트를 포함시킴에 따라, 상기 제1쌍의 게이트가 1쌍의 상기 다른 타이밍 신호를 발생하도록 논리적으로 상기 출력 영역 상태 신호를 상기 최소 유효 자리수 어드레스 비트 및 상기 보수와 결합시키며, 상기 제1쌍의 게이트가 상기 최소 유효 자리수 어드레스 비트이 코딩에 의해 특정된 상기 짝을 이룬 타이밍 신호중 한 신호를 발생하도록 상기 영역 상태신호에 의해 조절되어 상기 짝을 이룬 순차적인 워어드 위치점중 처음 위치를 호출하는 상기 짝을 이룬 메모리 모듈 유니트의 하나의 칩의 횡렬에 상기 횡렬 및 종렬 어드레스를 저장하는 특징을 지닌 서브시스템.16. The device of claim 15, wherein the region circuit is coupled to the timing means and includes a first pair of gates coupled to receive the signal representing the least significant digit bit and its complement from the address register. Logically combine the output region status signal with the least significant digit address bit and the complement, such that the first pair of gates generates one pair of the other timing signals, and the first pair of gates are configured with the least significant digit address One of said paired memory module units in which a bit is adjusted by said region state signal to generate one of said paired timing signals specified by coding to call the first position of said paired sequential word position positions Storing the column and column addresses in the column of the chip Subsystem.
전이사이클 동작을 행하는 동안 정보를 전이하게 서브시스템과 공통으로 다수 워어드 버스에 결합되어 호출될 메모리 서브시스템 내의 저장 위치를 특정하게 코드된 횡렬 및 종렬 어드레스들을 내포한 버스 상의 다수 워어드 어드레스 메모리 요구 신호를 발생시키게 동작하는 중앙처리장치를 포함한 시스템에 사용하기 위한 메모리 서브시스템이, 일단의 입력어드레스 라인이 결선된 메모리 유니트를 각각 독립적으로 상기 다수 워어드 버스에 결합시키고, 이들 메모리 유니트 각각에 횡렬을 이루게 다수의 RAM칩을 내장시키며, 다수의 횡렬 및 종렬로 분할시킨 다수의 어드레스 지정 가능한 메모리 저장 디바이스 어레이를 이들 RAM칩에 내장시켜 독립적으로 어드레스 지정 가능케 한 1쌍의 메모리 모듈 유니트와; 상기 버스로부터 메모리 요구 각각의 상기 다수 비트어드레스를 수신하게 결합된 어드레스 지정수단으로 구성되는데; 이어 드레스 지정수단이, 서브시트템의 처리 계속 시간동안 적어도 상기 메모리 요구 어드레스 각각의 최소 유효 자리수 횡렬 및 종렬 어드레스를 비트를 저장하기 위한 다수 워어드 어드레스 레지스터와, 상기 메모리 요구 어드레스의 상기 횡렬 및 종렬 어드레스를 각기 저장하기 위해 상기 버스에 결합시킴과 동시에 상기 메모리 모듈유니트의 일단의 라인과 공통으로 접속시킨 제1, 제2 다수 워어드 3상태 레지스터와, 상기 제2의 3상태 레지스터에 병렬로 인가되는 최소 유효 자리수 종렬 어드레스 비트를 수신할 수 있도록 상기 다수 비트 어드레스 레지스터에 결합시킴에 따라 상기 횡렬 어드레스를 상기 짝을 이룬 메모리 유니트로 전이시키는 동안 상기 최소 유효 자리수 어드레스 비트 중 적어도 하나의 코딩 기능에 따라 상기 종렬 어드레스 비트를 1만큼 증분시키게 동작하는 가산기 회로와, 상기 최소 유효 자리수 횡렬 어드레스 비트를 수신하기 위한 상기 다수 비트 어드레스 레지스터, 상기 가산기 회로, 그리고 상기 메모리모듈 유니트 중 규정된 것의 일단의 어드레스 라인 중 최소 유효 자리수 어드레스 라인으로 결합시킴에 따라, 단일버스 사이클 동작을 행하는 동안 최소 시간 내에 상기 다수의 어드레스 지정 가능한 메모리 모듈 유니트 어레이 내의 다수의 순차적인 저장위치를 동시에 호출할 수 있도록 최소 유효 자리수 횡렬 어드레스 비트 및 증분된 유효 자리수 종렬 어드레스 비트를 연속 간격을 유지하는 동안 상기 메모리 모듈 유니트 중 상기 규정된 것으로 인가시키게 동작하는 선택회로로 구성된 메모리 서브시스템.Multiple word address memory requests on a bus containing row and column addresses specifically coded for storage locations in the memory subsystem to be called in conjunction with the multiple word buses in common with the subsystem to transition information during transition cycle operations. A memory subsystem for use in a system including a central processing unit that operates to generate a signal, each independently couples a memory unit having a set of input address lines to the multiple word buses, and traverses each of these memory units. A pair of memory module units having a plurality of RAM chips embedded therein, and having a plurality of addressable memory storage device arrays divided into a plurality of rows and columns in these RAM chips to be independently addressable; Addressing means coupled to receive the multiple bit addresses of each memory request from the bus; The dress designation means then comprises a number of word address registers for storing bits of at least the minimum significant digit column and column address of each of the memory request addresses during the processing duration of the sub-system, and the row and column of the memory request address. First and second multiple worded three-state registers coupled to the bus for storing addresses separately and commonly connected to one line of the memory module unit, and applied in parallel to the second three-state registers. According to a coding function of at least one of the least significant digit address bits while transitioning the row address to the paired memory unit by coupling to the multiple bit address register to receive the least significant digit column address bit The column address bits An adder circuit operable to increment a by one and a least significant digit address of one of the address lines of one of the plurality of bit address registers, the adder circuit, and one of the memory module units defined for receiving the least significant digit row address bit; By combining into lines, the least significant digit row address bits and incremental validity can be called simultaneously so that multiple sequential storage locations within the plurality of addressable memory module unit arrays can be simultaneously called up within a minimum time during a single bus cycle operation. And a selection circuit operable to apply the digit column address bits to said specified one of said memory module units while maintaining a continuous interval.
제17항에 있어서, 추가적으로 메모리 요구 각각에 반응하여 규정된 순서의 타이밍 신호를 발생시키도록 상기 제1, 제2의 3상태 레지스터, 상기 선택회로, 그리고 상기 1쌍의 메모리 모듈 유니트로 결합시킨 타이밍 수단을 포함하는데, 상기 제1레지스터 및 상기 선택회로는 상기 연속적인 간격중 제1간격 동안 상기 일단의 어드레스 입력라인에 상기 횡렬 어드레스를 인가시키도록 상기 규정 순서의 타이밍 신호 중 1신호의 제1 상태에 의해 조절되고, 상기 선택회로 및 제2레지스터는 상기 연속적인 간격 중 제2간격 동안 상기 일단의 어드레스 입력라인에 상기 종렬 어드레스를 인가시키도록 상기 규정 순서의 타이밍 신호중 상기 1신호의 다른 상태에 의해 조절되며, 상기 다수의 메모리 모듈유니트는 상기 다수의 메모리 모듈 유니트의 RAM칩의 횡렬에 상기 횡렬 및 종렬 어드레스를 연속 저장하기 위해 상기 타이밍 신호 중 다른 신호에 의해 조절되는 특징을 지닌 서브시스템.18. The method of claim 17, further comprising: coupling the first and second tri-state registers, the selection circuit, and the pair of memory module units to generate timing signals in a prescribed order in response to each memory request. Means for applying a first address of one of the timing signals of the prescribed order to apply the row address to the end of the address input line during the first interval of the consecutive intervals; And the selection circuit and the second register are controlled by different states of the one of the timing signals in the prescribed order to apply the column address to the one end of the address input line during the second one of the consecutive intervals. The plurality of memory module units are arranged in rows of RAM chips of the plurality of memory module units. Subsystem having a characteristic that is controlled by the other signal of said timing signal so as to continuously store the row and columnar address.
제18항에 있어서, 추가적으로 각 어드레스의 최대 유효 자리수 비트 부분에 반응하여 횡렬 어드레스 선택신호들을 발생하도록 횡렬 어드레스 선택 수단을 상기 버스에다 결합시키는데, 상기 횡렬 어드레스 선택수단은 상기 최대유효 자리수 비트부분을 수신하게 접속한 다수의 셀렉트 입력과 상기 메모리 모듈 유니트의 상이한 것들에 결합시킴 다수의 출력을 지닌 디코더를 포함하고, 이 디코더는 상기 최대 유효자리수 비트부분의 조절에 따라 상기 출력 중 규정된 것에서 디코딩 출력신호를 발생시켜 상기 다수의 순차적인 저장 위치점을 동시 호출할 수 있도록 상기 짝을 이룬 상기 메모리 모듈유니트 내의 상기 횡렬 어드레스 저장을 가능케하는 특징이 있는 서브시스템.19. The apparatus of claim 18, further comprising combining row address selection means with the bus to generate row address selection signals in response to a maximum significant digit bit portion of each address, wherein the row address selection means receives the maximum significant digit bit portion. A decoder having a plurality of outputs, said decoder having a plurality of outputs, said decoder having a decoded output signal at a specified one of said outputs in accordance with adjustment of said maximum significant digit bit portion. And store the row address in the paired memory module units to concurrently invoke the plurality of sequential storage location points.
제19항에 있어서, 추가적으로 각기 상기 메모리 모듈유니트의 상이한 것에 결합되고 상기 타이밍 수단 및 상기 버스에도 결합시킨 다수의 데이터 레지스터를 포함하는데, 상기 타이밍 수단은 상기 최소 유효자리수 어드레스 비트를 나타내는 신호 및 그 보수를 수신하게 결합된 제1쌍의 게이트와 이 제1쌍의 게이트에 결합된 제2쌍의 게이트를 포함하고, 상기 제2쌍의 게이트가 상기 단일 버스 사이클 동작을 행하는 동안 상기 버스로 다수의 어드레스 지정된 워어드의 판독이 가능해지도록 상기 다수의 데이터 레지스터에 인가할 수 있게 타이밍 신호 중 상기 다른 것들의 상이한 것에 의해 조절되는 특징을 지닌 서브시스템.20. The apparatus of claim 19, further comprising a plurality of data registers, each coupled to a different one of the memory module units and also coupled to the timing means and the bus, the timing means comprising a signal representing the least significant digit address bit and its complement. A first pair of gates coupled to receive a second pair of gates and a second pair of gates coupled to the first pair of gates, wherein the second pair of gates comprises a plurality of addresses on the bus while performing the single bus cycle operation. A subsystem characterized by being adjusted by a different one of the others of the timing signals to be able to apply to the plurality of data registers to enable reading of a given word.
제20항에 있어서, 최소 유효 자리수 어드레스 비트 및 그 보수를 나타내는 신호를 수신할 수 있도록 상기 버스, 이 버스의 상이한 워어드 부분, 그리고 상기 다수의 데이터 레지스터에 결합시킨 다수의 멀티플렉서 회로를 포함하는데, 상기 다수의 멀티플렉서 회로가 기수 또는 우수워어드로부터 리이드 동작을 가능케하는 상기 최소 유효 자리수 어드레스 비트의 코딩 기능에 따라 상기 버스의 상기 상이한 워어드 부분에 상기 다수의 워어드 중 상이한 것들을 인가하도록 조절되는 특징을 지닌 서브시스템.21. The apparatus of claim 20, comprising a plurality of multiplexer circuits coupled to the bus, different worded portions of the bus, and the plurality of data registers to receive signals representing the least significant digit address bits and their complement. The plurality of multiplexer circuits are adapted to apply different ones of the plurality of words to the different worded portions of the bus in accordance with the coding function of the least significant digit address bits to enable read operation from the odd or even word. Subsystem with.
제19항에 있어서, 상기 선택회로가 상기 최소 유효 자리수 횡렬 어드레스 비트들을 수신하게 상기 어드레스 레지스터에 결합된 일단의 제1입력단자, 상기 가산기 회로에 접속시킨 일단의 제2입력단자, 그리고 상기 최소 유효 자리수 어드레스 라인들에 접속한 일단의 출력단자를 포함하고, 이 선택회로가 추가적으로 상기 규정 순서의 타이밍 신호의 상기 신호를 수신하도록 상기 타이밍 수단에 접속시킨 제어단자를 포함하여, 이 선택회로가 상기 모듈 중 규정된 것의 상기 최소 유효자리수 어드레스 라인에 연속적으로 상기 횡렬 어드레스 및 상기 종렬 어드레스 비트를 인가할 수 있도록 상기 규정 순서의 타이밍 신호의 상기 1신호의 상태 변화에 따라 조절되는 특징을 지닌 서브시스템.20. The terminal of claim 19, wherein the selection circuit has a first input terminal coupled to the address register to receive the least significant digit row address bits, a second input terminal coupled to the adder circuit, and the minimum effective The selection circuit comprising a set of output terminals connected to the digit address lines, the selection circuit further comprising a control terminal connected to the timing means to receive the signal of the timing signal in the prescribed order. And a condition adjusted according to a state change of the one signal of the timing signal in the prescribed order so that the row address and the column address bits can be successively applied to the least significant digit address line of the specified one.
제22항에 있어서, 상기 가산기 회로가 상기 1개의 최소 유효 자리수 어드레스 비트를 수신하도록 케리 입력 단자를 포함하고, 상기 선택회로로 인가되는 종렬 어드레스 비트를 1만큼 증가시키기 위해서 상기 최소 유효 자리수 어드레스 비트의 규정값 각각에 반응하여 동작하는 특징을 지닌 서브시스템.23. The apparatus of claim 22, wherein the adder circuit includes a carry input terminal to receive the one least significant digit address bit, and wherein the adder circuit is configured to increase the column address bit applied to the selection circuit by one. Subsystem with characteristics that operate in response to each of the specified values.
제22항에 있어서, 상기 최소 유효 자리수 어드레스의 상기 규정치가 상기 순차적인 워어드 저장 위치의 어드레스 지정을 행하는 동안 발생하는 부차영역 어드레스 상태를 나타내며, 상기 가산기 회로가 상기 규정치 각각에 반응하여 다음의 순차적인 워어드 위치의 어드레스 지정을 가능케하는 상기 최소 유효 자리수 종렬 어드레스 비트를 중분시키게 동작하는 특징을 지닌 서브시스템.23. The apparatus of claim 22, wherein the prescribed value of the least significant digit address indicates a subarea address state that occurs during addressing of the sequential word storage location, and wherein the adder circuit responds to each of the prescribed values in the next sequential order. A subsystem operable to divide the least significant digit column address bits to enable addressing of an inward position.
제24항에 있어서, 상기 규정치가 "1"에 해당하는 특징을 지닌 서브시스템.25. The subsystem of claim 24, wherein said prescribed value corresponds to " 1. "
제24항에 있어서, 상기 제1, 제2 어드레스 레지스터가 각기 규정된 수의 동일한 단계를 포함하고, 상기 가산기 회로가 추가적으로 상기 종렬 어드레스의 상기 최소 유효 자리수 어드레스 부분을 저장하는 n개의 단계를 지닌 상기 제2레지스터와 함께 상기버스에 병렬로 접속된 n개의 입력단자를 포함하고, 상기 가산기 회로가 실제적인 영역 어드레스 상태를 나타내는 출력 어드레스 합을 발생할 때까지 상기 부차 영역 어드레스 상태 발생 각각에 반응하여 n개의 최소 유효 자리수 종렬 어드레스 비트를 1만큼 증분시키게 동작하는 특징을 지닌 서브시스템.25. The apparatus of claim 24, wherein the first and second address registers each include a prescribed number of identical steps, and wherein the adder circuit additionally has n steps for storing the least significant digit address portion of the column address. N input terminals connected in parallel to the bus with a second register, and n in response to each occurrence of the secondary region address state until the adder circuit generates an output address sum that represents an actual region address state. A subsystem having a feature that operates to increment a least significant digit column address bit by one.
제26항에 있어서, 상기 실제 영역 어드레스 상태가 상기 부차영역 어드레스 상태 발생 주파수의 2n배인 값에 해당하는데, 여기서 상기 메모리 시스템의 성능에 영향을 주지 않도록 상기 영역 어드레스 상태를 연장시키는 값을 갖게 n을 선택하는 특징을 지닌 서브시스템.27. The method of claim 26, wherein the actual area address state corresponds to a value 2n times the frequency of occurrence of the subarea address state, where n has a value that extends the area address state so as not to affect the performance of the memory system. Subsystem with features to choose from.
제27항에 있어서, 상기 부차영역 어드레스 상태 발생 주파수가 상기 최소 유효 자리수 어드레스 비트값 "1"에 의해 특정된 2인 특징을 지닌 서브시스템.28. The subsystem of claim 27 wherein the subarea address state occurrence frequency is two specified by the least significant digit address bit value " 1. "
제28항에 있어서, n이 3이고 단일 사이클 동작을 행하는 동안 짝으로 호출할 수 있는 순차적인 워어드 위치의 수를 나타내는 규정 값의 배수인 값을 지닌 메모리 요구 어드레스에 응답하여 상기 영역 어드레스 상태가 발생하는 특징을 지닌 서브시스템.29. The area address state of claim 28, wherein n is 3 and the area address state is in response to a memory request address having a value that is a multiple of a prescribed value representing the number of sequential warward locations that can be called in pairs during a single cycle operation. Subsystem with characteristics that occur.
제29항에 있어서, 상기 규정수의 값이 15의 배수이고 16개의 순차적인 워어드 위치까지 호출을 허용하도록 상기 영역 어드레스 상태를 연장시키는 값인 특징을 지닌 서브시스템.30. The subsystem of claim 29 wherein the value of the prescribed number is a multiple of 15 and a value that extends the region address state to allow a call up to sixteen sequential word positions.
제26항에 있어서, 추가적으로 상기 메모리 요구 어드레스의 규정된 어드레스 비트를 수신하게 결합된 영역 회로 수단을 포함하고, 상기 규정된 어드레스 비트가 상기 어드레스 합에 해당하는 규정값을 지닐 때 상기 영역 어드레스 상태를 나타내는 출력 영역 상태 신호 발생용 수단을 상기 영역회로 수단이 포함하는 특징을 지닌 서브시스템.27. The apparatus of claim 26, further comprising area circuit means coupled to receive a prescribed address bit of the memory request address, wherein the area address state is established when the prescribed address bit has a prescribed value corresponding to the address sum. And said area circuit means comprising means for generating an output area status signal.
제31항에 있어서, 상기 영역 회로수단을 상기 타이밍 수단에 결합하였고 또 이 타이밍 수단에다 상기 어드레스 레지스터 수단으로부터 최소 유효 자리수 어드레스 비트를 나타내는 신호와 그 보수를 수신하게 결합된 제1쌍의 게이트를 포함시켰는데, 상기 제1쌍의 게이트는 상기 출력 영역상태 신호를 1쌍의 상기 다른 타이밍 신호 발생용 상기 보수 및 상기 최소 유효 자리수 어드레스 비트와 논리적으로 결합시키며, 상기 제1쌍의 게이트가 상기 영역 상태 신호에 의해 조절됨에 따라 상기 최소 유효 자리수 어드레스 비트의 코팅에 의해 특정화 된 상기 짝을 이룬 타이밍 신호 중 하나를 발생시켜 상기 짝을 이룬 메모리 모듈 유니트의 하나의 칩의 횡렬에 상기 횡렬 및 종결 어드레스를 저장시킴으로서 상기 짝을 이룬 순차적인 워어드 위치중 첫 번째 것을 호출할 수 있게 한 특징이 있는 서브시스템.32. The apparatus of claim 31, wherein the area circuit means is coupled to the timing means and includes a first pair of gates coupled to receive a signal representing a least significant digit address bit and a complement thereof from the address register means. Wherein the first pair of gates logically couples the output region state signal with the pair of complements for generating the other timing signal and the least significant digit address bits, wherein the gate of the first pair is in the region state. Generate one of the paired timing signals specified by the coating of the least significant digit address bits as adjusted by the signal to store the row and termination addresses in a row of one chip of the paired memory module unit. The first of the paired sequential word positions Subsystem with features that make it possible to call.
전이사이클 동작을 행하는 동안 정보를 전이하게 서브시스템과 공통으로 다수 워어드 버스에 결합되어 횡렬 및 종렬 어드레스들을 내포한 버스상의 다수 워어드 어드레스 메모리 요구 신호를 발생시키게 동작하는 중앙처리장치를 포함한 시스템에 사용하기 위한 메모리 서브시스템으로, 일단의 입력 어드레스 라인들을 지닐 뿐만 아니라 데이터 워어드 저장 제공용 RAM칩을 다수개 횡렬로 포함하는 메모리 유니트 각각을 상기 다수 워어드 버스에 독립적으로 결합시키는데, 이 때 1개의 모듈 유니트는 우수 어드레스를 지닌 저장위치를 내포한 우수개의 횡렬을 포함하고, 기타 모듈유니트는 기수 어드레스를 지닌 저장 위치를 내포한 기수개의 횡렬을 포함하며, 상기 RAM칩이 다수의 횡렬 및 종렬로 나누어진 다수의 어드레스 지정 가능한 메모리 저장 디바이스 어레이를 포함하여 독립적으로 어드레스 지정가능케 하는 다수의 메모리 모듈유니트와; 상기 메모리 요구 어드레스 각각의 다수의 최소 유효 자리수 어드레스 비트를 저장케 하기 위한 어드레스 레지스터와; 상기 메모리 요구 어드레스 각각의 상기 횡렬 및 종렬 어드레스를 각기 저장하기 위해 버스에 결합시키고 상기 메모리 모듈 유니트의 상기 일단의 라인과 공통으로 접속시킨 횡렬 및 종렬 다수 비트 3상태 레지스터와; 상기 종렬 3상태 레지스터에 병렬로 인가된 최소 유효 자리수 종렬 어드레스 비트를 수신하도록 상기 어드레스 레지스터에 결합시키고, 상기 횡렬 어드레스를 상기 짝을 이룬 메모리 유니트로 전이시키는 동안 상기 최소 유효 자리수 어드레스 비트 중 적어도 1개의 코딩기능에 따라 상기 종렬 어드레스 비트들을 1만큼 증분시키게 동작하는 가산기 회로와; 상기 종렬 어드레스 레지스터, 상기 종렬 어드레스 비트의 증분결과 수신용 상기 가산기 회로, 그리고 상기 우수 데이터 어드레스를 지닌 데이터 워어드를 내포한 상기 메모리 모듈 유니트의 상기 일단의 어드레스 라인들의 최소 유효자리수 어드레스 비트에 병렬로 인가된 상기 최소 유효 자리수 횡렬 어드레스 비트를 받기 위해 상기 어드레스 레지스터에 결합된 선택회로와; 상기 메모리 요구 각각에 반응하여 규정 순서의 타이밍 신호를 발생하기 위해, 상기 횡렬 및 종렬 3상태 어드레스 레지스터의 규정 입력 및 선택회로에 결합시킴에 따라, 상기 횡렬 3상태 레지스터 및 선택회로가 상기 규정 순서의 타이밍 신호 중 하나의 제1상태에 따라 조절됨으로서 상기 1개의 타이밍 신호의 상기 제1상태에 의해 정의되는 횡렬 어드레스 간격동안 상기 횡렬 어드레스가 상기 메모리 유니트로 전이되고, 상기 종렬 3상태 레지스터 및 선택회로가 상기 규정 순서의 타이밍 신호중 상기 1신호의 다른 상태에 의해 조절됨으로서 상기 1개의 타이밍 신호의 상기 다른 상태에 의해 정의되는 종렬 어드레스 간격동안 증분되지 않고 또 중분된 상기 종렬 어드레스가 상기 메모리 유니트로 전이하게 되어 최소 시간내에 상기 다수의 어드레스 지정 가능한 메모리 모듈 유니트 어레이 내의 짝을 이룬 우수 및 기수 워어드 위치들을 동시에 호출할 수 있게 하는 타이밍 수단으로 구성된 메모리 서브시스템.A system comprising a central processing unit coupled to a multiple word bus in common with the subsystem to transfer information during a transition cycle operation, the central processing unit operative to generate a multiple word address memory request signal on the bus containing row and column addresses. A memory subsystem for use, which independently has a set of input address lines as well as independently couples each of the memory units comprising a plurality of rows of RAM chips for providing data word storage to the multiple word buses. Module units include even rows containing a storage location with even addresses, and other module units contain odd rows containing a storage location with odd addresses, and the RAM chip includes a plurality of rows and columns Divide multiple addressable memory storage devices Including the device array and the plurality of memory module units that enable independently specified address; An address register for storing a plurality of least significant digit address bits of each of the memory request addresses; A row and column multi-bit three-state register coupled to a bus for storing the row and column addresses of each of the memory request addresses, respectively, and commonly connected to the one end line of the memory module unit; At least one of the least significant digit address bits while coupled to the address register to receive the least significant digit column address bits applied in parallel to the parallel three status register and transitioning the row address to the paired memory unit An adder circuit operable to increment the column address bits by one in accordance with a coding function; In parallel to the least significant digit address bits of said one end of the address line of said memory module unit containing said serial address register, said adder circuit for receiving said incremental result of said serial address bits, and a data word with said even data address; A selection circuit coupled to the address register to receive the least significant digit row address bit applied; In combination with the prescribed input and selection circuitry of the row and column three-state address registers to generate timing signals in a prescribed order in response to each of the memory requests. The row address is transferred to the memory unit during the row address interval defined by the first state of the one timing signal by being adjusted according to the first state of one of the timing signals, and the column tri-state register and the selection circuit are By being adjusted by another state of the one signal among the timing signals of the prescribed order, the serial address which is not incremented and divided during the column address interval defined by the other state of the one timing signal is transferred to the memory unit. Addressing said multiple addresses within a minimum time Possible memory module unit A memory subsystem consisting of timing means which allow simultaneous paired storm and odd word positions in the array.
제33항에 있어서, 추가적으로 어드레스 각각의 최대 유효 자리수 비트 부분에 반응하여 횡렬 어드레스 선택 신호를 수신하기 위해 횡렬 어드레스 선택수단을 버스에 결합시키고, 이 횡렬 어드레스 선택수단에다가 상기 최대 유효 자리수 비트 부분을 수신하게 접속한 다수의 셀렉트 입력과 상기 메모리 모듈 유니트의 상이한 것에 결합시킨 다수의 출력을 지닌 디코더를 내장하는데, 이 때 디코더는 상기 최대 유효 자리수 비트 부분에 의해 조절되어 상기 출력 중 규정된 것에 디코딩 출력신호를 발생시킴에 따라 짝을 이룬 상기 메모리 모듈 유니트 내에 상기 횡렬 어드레스 저장을 가능케 하여 상기 다수의 순차적인 저장 위치를 동시 호출할 수 있게 한 특징이 있는 서브시스템.34. The method of claim 33, further comprising coupling a row address selection means to the bus to receive a row address selection signal in response to a maximum significant digit bit portion of each address, and receiving the maximum significant digit bit portion in addition to the row address selection means. A decoder having a plurality of select inputs connected to a plurality of outputs and a plurality of outputs coupled to different ones of the memory module unit, wherein the decoder is controlled by the maximum significant digit bit portion to decode the output signal specified in the output. And enabling the parallel address storage in the paired memory module unit to generate a simultaneous call to the plurality of sequential storage locations.
제33항에 있어서, 상기 최소 유효 자리수 횡렬 어드레스 비트 수신용 상기 어드레스 레지스터에 결합된 일단의 제1입력단자, 상기 가산기 회로에 접속시킨 일단의 제2입력단자, 그리고 상기 최소 유효 자리수 어드레스 라인에 접속시킨 일단의 출력단자를 지닌 멀티플렉서 회로를 상기 선택회로에다 내장시킴에 따라, 상기 멀티플렉서 회로가 상기 규정 순서의 타이밍 신호의 상기 1신호의 상태 변화에 따라 조절되어 횡렬 및 종렬 어드레스 간격동안 상기 횡렬 어드레스 및 상기 종렬 어드레스 신호를 연속적으로 상기 우수 어드레스를 지닌 데이터 워어드를 내포한 상기 모듈 유니트의 상기 최소 유효 자리수 어드레스 라인에 인가하는 특징을 지닌 서브시스템.34. The terminal according to claim 33, wherein one end of the first input terminal coupled to the address register for receiving the least significant digit row address bit, one end of the second input terminal connected to the adder circuit, and the minimum significant digit address line. By incorporating the multiplexer circuit having a set of output terminals into the selection circuit, the multiplexer circuit is adjusted according to the state change of the one signal of the timing signal in the prescribed order so that the parallel address and And sequentially apply the column address signal to the least significant digit address line of the module unit containing a data word with the even address.
제35항에 있어서, 상기 가산기 회로가 상기 1개의 최소 유효 자리수 어드레스 비트를 수신하게 결합된 캐리 입력단자를 포함하고 있어, 이 가산기 회로가 상기 최소 유효 자리수 어드레스 비트의 규정값 각각에 반응하여 동작함으로서 상기 횡렬 어드레스 간격동안 상기 선택회로에 인가되는 종렬 어드레스 비트를 1만큼 증가시키는 특징을 지닌 서브시스템.36. The apparatus of claim 35, wherein the adder circuit includes a carry input terminal coupled to receive the one least significant digit address bit, such that the adder circuit operates in response to each of the prescribed values of the least significant digit address bit. And increase the column address bits applied to the selection circuit by one during the row address interval.
제35항에 있어서, 상기 최소 유효 자리수 어드레스 비트의 상기 규정치가 상기 메모리 모듈 유니트의 상이한 종렬에 따라 상기 순차적인 워어드 저장 위치들의 어드레스를 지정하는 동안 일어나는 부착영역 어드레스 상태를 가리키고, 이 규정치에 상기 가산기 회로가 반응하여 다음의 순차적인 워어드 위치의 어드레스를 지정할 수 있도록 상기 최소 유효 자리수 종렬 어드레스 비트를 증분시키는 특징을 지닌 서브시스템.36. The apparatus of claim 35, wherein the prescribed value of the least significant digit address bit indicates an attachment area address state that occurs while addressing the sequential warard storage locations according to different columns of the memory module unit. A subsystem for incrementing said least significant digit column address bit such that an adder circuit can react to address the next sequential word position.
제37항에 있어서, 상기 규정치가 "1"에 해당하는 특징을 지닌 서브시스템.38. The subsystem of claim 37, wherein said prescribed value corresponds to " 1. "
제38항에 있어서, 상기 횡렬 및 종렬 어드레스 레지스터가 각기 규정수의 동일한 단계들을 포함하고, 상기 가산기 회로가 추가적으로 상기 종렬 어드레스의 상기 최소 유효 자리수 어드레스 부분을 저장하는 상기 종렬 어드레스의 n개의 단계와 함께 상기 버스에 병렬로 결합된 n개의 입력단자를 포함함에 따라, 상기 가산기 회로가 실제적인 영역 어드레스 상태를 나타내는 출력 어드레스 합을 발생할 때까지 상기 부차영역 어드레스 상태의 발생 각각에 반응하여 상기 n개의 최소 유효 자리수 종렬 어드레스 비트를 1만큼 증분시키게 동작하는 특징을 지닌 서브시스템.39. The method of claim 38, wherein the row and column address registers each comprise the same steps of a prescribed number, and with the n steps of the column address, wherein the adder circuit additionally stores the least significant digit address portion of the column address. Including n input terminals coupled in parallel to the bus, the n least effective in response to each occurrence of the subarea address state until the adder circuit generates an output address sum that represents an actual area address state. A subsystem having a feature that operates to increment a digit column address bit by one.
제39항에 있어서, 상기 실제 영역 어드레스 상태가 상기 부차영역 어드레스 상태 발생 주파수의 2n배인 값에 해당하고, 여기서 상기 메모리 시스템의 성능에 영향을 주지 않도록 상기 영역 어드레스 상태를 연장시키는 값을 갖도록 n을 선택한 특징을 지닌 서브시스템.40. The method of claim 39, wherein the actual area address state corresponds to a value 2n times the frequency of occurrence of the subarea address state, where n is set to have a value that extends the area address state so as not to affect the performance of the memory system. Subsystem with selected features.
제40항에 있어서, 상기 부차 영역 어드레스 상태 발생부파수가 상기 최소 유효 자리수 어드레스 비트의 값 "1"에 의해 특정된 2인 특징을 지닌 서브시스템.41. The subsystem of claim 40 wherein the subarea address state occurrence frequency is two specified by the value " 1 " of the least significant digit address bit.
버스 사이클 동작 동안 데이터 워어드를 전이시키도록 서브시스템과 공통으로 다수 워어드 버스에 결합시킴에 따라, 호출된 메모리 서브시스템 내의 저장위치를 특정화하게 코트화된 횡렬 및 종렬 어드레스를 지닌 다수 비트 어드레스를 포함한 버스 상의 메모리 요구 신호 각각을 서브시스템 쪽으로 발생시키도록 동작하는 중앙처리장치를 포함한 시스템에 사용하기 위한 메모리 서브시스템으로; 일단의 어드레스 입력라인을 지닐 뿐만 아니라 데이터 워어드 저장용의 다수의 RAM칩을 횡렬을 이루게 포함하는 메모리 유니트 각각을 개별적으로 상기 다수 워어드 버스와 상이한 워어드 부분에 접속시키는데, 이 때 N/2개의 모듈 유니트는 우수 어드레스들을 지닌 저장위치들을 내포한 우수 횡렬을 포함하게 하고, N/2개의 모듈 유니트는 기수 어드레스들을 포함하게 하며, 상기 RAM칩이 다수의 횡렬 및 종렬로 분할된 다수의 어드레스 지정 가능한 메모리 저장 디바이스 어드레스를 포함하게 하는 독립적으로 어드레스 지정가능한 N개의 메모리 모듈 유니트와; 어드레스 메모리 요구 어드레스 각각의 다수의 최소 유효 자리수 어드레스 비트를 저장하기 위한 어드레스 레지스터와 : 다수의 입력이 상기 횡렬 및 종렬 어드레스들을 각기 저장할 수 있도록 상기 버스에 결합되고, 다수의 출력 중 해당하는 것들이 상기 일단의 어드레스 라인들과 공통으로 접속되게, 각기 상기 다수 입력 및 출력을 지닌 제1, 제2 다수 비트 3상태인 어드레스 레지스터와; 상기 제2의 3상태 어드레스 레지스터에 병렬로 인가되는최소 유효 자리수 종렬 어드레스 비트들을 수신할 수 있도록 각기 상기 어드레스 레지스터로 결합되고, 상기횡렬 어드레스를 상기 N개의 메모리 모듈 유니트로 전이시키는 동안 상기 최소 유효 자리수 어드레스 비트 중 적어도 하나의 코딩 기능에 따라 상기 종렬 어드레스 비트를 1만큼 증가시키게 동작하는 N개의 가산기 회로와; 상기 제1레지스터에 병렬로 인가된 상기 최소 유효 자리수 횡렬 어드레스 비트를 수신할 수 있도록 상기 어드레스 레지스터에 결합시키고, 상기 종렬 어드레스 비트들을 증분시킨 결과를 수신할 수 있도록 상기 N개의 가산기 회로의 해당하는 것에 결합시키며, 상기 우수 어드레스들을 지닌 데이터 워어드를 내포한 상기 N/2개의 메모리 모듈 유니트의 상기 어드레스 입력 라인 중 최소 유효 자리수 비트 어드레스 라인과직렬로 결합시킴에 따라, N/2개의 선택회로가 연속적인 시간 간격동안 상기 최소 유효 자리수 어드레스 라인들로 상기 횡렬 및 증분된 종렬 최소 유효 자리수 어드레스 비트들을 인가하게 동작함으로 최소 시간 내에 상기 다수의 어드레스 지정 가능한 메모리 모듈 어레이 내의 다수의 순차적인 우수 및 기수위치점들을 동시에 호출 가능케하는 N개의 선택회로로 구성된 서브시스템.By joining multiple word buses in common with the subsystem to transition the data word during bus cycle operation, a multiple bit address with a row and column address coated to specify the storage location within the called memory subsystem is specified. A memory subsystem for use in a system comprising a central processing unit operable to generate each of a memory request signal on an included bus towards the subsystem; Each of the memory units not only having a set of address input lines but also including a plurality of RAM chips for data word storage in a row is individually connected to a different word portion from the plurality of word buses, where N / 2 Module units include even rows containing storage locations with even addresses, N / 2 module units contain odd addresses, and the RAM chip is divided into multiple rows and columns N independently addressable memory module units for including possible memory storage device addresses; An address register for storing a plurality of least significant digit address bits of each of the address memory request addresses; a plurality of inputs are coupled to the bus to store the row and column addresses respectively, and corresponding ones of the plurality of outputs are once An address register in the first and second multiple bit tri-states, each having said multiple inputs and outputs, in common with the address lines of the plurality of input lines; The least significant digits are respectively coupled to the address register to receive the least significant digit column address bits applied in parallel to the second three state address register, and the transitional address is transferred to the N memory module units N adder circuits operable to increment the column address bits by one according to a coding function of at least one of the address bits; A corresponding one of the N adder circuits coupled to the address register to receive the least significant digit row address bits applied in parallel to the first register and to receive a result of incrementing the row address bits. And in combination with the least significant digit bit address line of the address input lines of the N / 2 memory module unit containing the data word with the even addresses, the N / 2 selection circuits are continuous. A plurality of sequential even and odd position points in the plurality of addressable memory module arrays within a minimum time by operating to apply the row and incremental column least significant digit address bits to the least significant digit address lines for a predetermined time interval. Can be called at the same time The subsystem consists of N select circuits.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.